thejayman77/retroDE_ps2
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retroDE_ps2/qsys/hps_subsys/hps_subsys/hps_subsys.qgsynthc
T
thejayman77 ec82764bef Initial commit: retroDE_ps2 — first-of-its-kind PS2 GS FPGA core (DE25-Nano / Agilex 5) 
RTL (GS rasterizer, EE core stub, platform bridge, LPDDR4B path), sim regression
(272 TBs), docs, and tooling. Copyrighted PS2 content (BIOS, game code, GS dumps,
and all dump-derived textures/traces) is excluded via .gitignore and stays local.

Co-Authored-By: Claude Opus 4.8 <noreply@anthropic.com>
2026-06-29 20:10:50 -04:00

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<instanceKey xsi:type="xs:string">agilex_hps</instanceKey>
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<parameters>
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<name>componentDefinition</name>
<value>&lt;componentDefinition&gt;
&lt;boundary&gt;
&lt;interfaces&gt;
&lt;interface&gt;
&lt;name&gt;h2f_reset&lt;/name&gt;
&lt;type&gt;reset&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;h2f_reset_reset&lt;/name&gt;
&lt;role&gt;reset&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedDirectReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedResetSinks&lt;/key&gt;
&lt;value&gt;none&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;synchronousEdges&lt;/key&gt;
&lt;value&gt;NONE&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;hps2fpga_axi_clock&lt;/name&gt;
&lt;type&gt;clock&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_axi_clock_clk&lt;/name&gt;
&lt;role&gt;clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;clockRate&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;externallyDriven&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;ptfSchematicName&lt;/key&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;hps2fpga_axi_reset&lt;/name&gt;
&lt;type&gt;reset&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_axi_reset_reset&lt;/name&gt;
&lt;role&gt;reset&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;synchronousEdges&lt;/key&gt;
&lt;value&gt;NONE&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;hps2fpga&lt;/name&gt;
&lt;type&gt;axi4&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awid&lt;/name&gt;
&lt;role&gt;awid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awaddr&lt;/name&gt;
&lt;role&gt;awaddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;38&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awlen&lt;/name&gt;
&lt;role&gt;awlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awsize&lt;/name&gt;
&lt;role&gt;awsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awburst&lt;/name&gt;
&lt;role&gt;awburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awlock&lt;/name&gt;
&lt;role&gt;awlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awcache&lt;/name&gt;
&lt;role&gt;awcache&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awprot&lt;/name&gt;
&lt;role&gt;awprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awvalid&lt;/name&gt;
&lt;role&gt;awvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awready&lt;/name&gt;
&lt;role&gt;awready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_wdata&lt;/name&gt;
&lt;role&gt;wdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;128&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_wstrb&lt;/name&gt;
&lt;role&gt;wstrb&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;16&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_wlast&lt;/name&gt;
&lt;role&gt;wlast&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_wvalid&lt;/name&gt;
&lt;role&gt;wvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_wready&lt;/name&gt;
&lt;role&gt;wready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_bid&lt;/name&gt;
&lt;role&gt;bid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_bresp&lt;/name&gt;
&lt;role&gt;bresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_bvalid&lt;/name&gt;
&lt;role&gt;bvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_bready&lt;/name&gt;
&lt;role&gt;bready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arid&lt;/name&gt;
&lt;role&gt;arid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_araddr&lt;/name&gt;
&lt;role&gt;araddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;38&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arlen&lt;/name&gt;
&lt;role&gt;arlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arsize&lt;/name&gt;
&lt;role&gt;arsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arburst&lt;/name&gt;
&lt;role&gt;arburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arlock&lt;/name&gt;
&lt;role&gt;arlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arcache&lt;/name&gt;
&lt;role&gt;arcache&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arprot&lt;/name&gt;
&lt;role&gt;arprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arvalid&lt;/name&gt;
&lt;role&gt;arvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arready&lt;/name&gt;
&lt;role&gt;arready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rid&lt;/name&gt;
&lt;role&gt;rid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rdata&lt;/name&gt;
&lt;role&gt;rdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;128&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rresp&lt;/name&gt;
&lt;role&gt;rresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rlast&lt;/name&gt;
&lt;role&gt;rlast&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rvalid&lt;/name&gt;
&lt;role&gt;rvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rready&lt;/name&gt;
&lt;role&gt;rready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;value&gt;hps2fpga_axi_clock&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;value&gt;hps2fpga_axi_reset&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;optionalAssociatedReset&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;trustzoneAware&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;wakeupSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;uniqueIdSupport&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;poison&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;traceSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;isTranslator&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingReads&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingWrites&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingTransactions&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dataCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;addressCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;securityAttribute&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;userData&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;readIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;writeIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;combinedIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;enableConcurrentSubordinateAccess&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;noRepeatedIdsBetweenSubordinates&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesINCRBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesWRAPBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesFIXEDBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;lwhps2fpga_axi_clock&lt;/name&gt;
&lt;type&gt;clock&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_axi_clock_clk&lt;/name&gt;
&lt;role&gt;clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;clockRate&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;externallyDriven&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;ptfSchematicName&lt;/key&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;lwhps2fpga_axi_reset&lt;/name&gt;
&lt;type&gt;reset&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_axi_reset_reset&lt;/name&gt;
&lt;role&gt;reset&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;synchronousEdges&lt;/key&gt;
&lt;value&gt;NONE&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;lwhps2fpga&lt;/name&gt;
&lt;type&gt;axi4&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awid&lt;/name&gt;
&lt;role&gt;awid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awaddr&lt;/name&gt;
&lt;role&gt;awaddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;29&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awlen&lt;/name&gt;
&lt;role&gt;awlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awsize&lt;/name&gt;
&lt;role&gt;awsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awburst&lt;/name&gt;
&lt;role&gt;awburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awlock&lt;/name&gt;
&lt;role&gt;awlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awcache&lt;/name&gt;
&lt;role&gt;awcache&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awprot&lt;/name&gt;
&lt;role&gt;awprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awvalid&lt;/name&gt;
&lt;role&gt;awvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awready&lt;/name&gt;
&lt;role&gt;awready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_wdata&lt;/name&gt;
&lt;role&gt;wdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_wstrb&lt;/name&gt;
&lt;role&gt;wstrb&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_wlast&lt;/name&gt;
&lt;role&gt;wlast&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_wvalid&lt;/name&gt;
&lt;role&gt;wvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_wready&lt;/name&gt;
&lt;role&gt;wready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_bid&lt;/name&gt;
&lt;role&gt;bid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_bresp&lt;/name&gt;
&lt;role&gt;bresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_bvalid&lt;/name&gt;
&lt;role&gt;bvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_bready&lt;/name&gt;
&lt;role&gt;bready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arid&lt;/name&gt;
&lt;role&gt;arid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_araddr&lt;/name&gt;
&lt;role&gt;araddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;29&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arlen&lt;/name&gt;
&lt;role&gt;arlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arsize&lt;/name&gt;
&lt;role&gt;arsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arburst&lt;/name&gt;
&lt;role&gt;arburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arlock&lt;/name&gt;
&lt;role&gt;arlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arcache&lt;/name&gt;
&lt;role&gt;arcache&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arprot&lt;/name&gt;
&lt;role&gt;arprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arvalid&lt;/name&gt;
&lt;role&gt;arvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arready&lt;/name&gt;
&lt;role&gt;arready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rid&lt;/name&gt;
&lt;role&gt;rid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rdata&lt;/name&gt;
&lt;role&gt;rdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rresp&lt;/name&gt;
&lt;role&gt;rresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rlast&lt;/name&gt;
&lt;role&gt;rlast&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rvalid&lt;/name&gt;
&lt;role&gt;rvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rready&lt;/name&gt;
&lt;role&gt;rready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;value&gt;lwhps2fpga_axi_clock&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;value&gt;lwhps2fpga_axi_reset&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;optionalAssociatedReset&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;trustzoneAware&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;wakeupSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;uniqueIdSupport&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;poison&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;traceSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;isTranslator&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingReads&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingWrites&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingTransactions&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dataCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;addressCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;securityAttribute&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;userData&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;readIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;writeIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;combinedIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;enableConcurrentSubordinateAccess&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;noRepeatedIdsBetweenSubordinates&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesINCRBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesWRAPBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesFIXEDBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;emac0_app_rst&lt;/name&gt;
&lt;type&gt;reset&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;emac0_app_rst_reset_n&lt;/name&gt;
&lt;role&gt;reset_n&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedDirectReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedResetSinks&lt;/key&gt;
&lt;value&gt;none&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;synchronousEdges&lt;/key&gt;
&lt;value&gt;NONE&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;h2f_warm_reset_handshake&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;h2f_warm_reset_handshake_reset_req&lt;/name&gt;
&lt;role&gt;reset_req&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;h2f_warm_reset_handshake_reset_ack&lt;/name&gt;
&lt;role&gt;reset_ack&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;hps_io&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;hps_io_hps_osc_clk&lt;/name&gt;
&lt;role&gt;hps_osc_clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_data0&lt;/name&gt;
&lt;role&gt;sdmmc_data0&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_data1&lt;/name&gt;
&lt;role&gt;sdmmc_data1&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_cclk&lt;/name&gt;
&lt;role&gt;sdmmc_cclk&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_data2&lt;/name&gt;
&lt;role&gt;sdmmc_data2&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_data3&lt;/name&gt;
&lt;role&gt;sdmmc_data3&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_cmd&lt;/name&gt;
&lt;role&gt;sdmmc_cmd&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_clk&lt;/name&gt;
&lt;role&gt;usb0_clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_stp&lt;/name&gt;
&lt;role&gt;usb0_stp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_dir&lt;/name&gt;
&lt;role&gt;usb0_dir&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data0&lt;/name&gt;
&lt;role&gt;usb0_data0&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data1&lt;/name&gt;
&lt;role&gt;usb0_data1&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_nxt&lt;/name&gt;
&lt;role&gt;usb0_nxt&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data2&lt;/name&gt;
&lt;role&gt;usb0_data2&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data3&lt;/name&gt;
&lt;role&gt;usb0_data3&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data4&lt;/name&gt;
&lt;role&gt;usb0_data4&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data5&lt;/name&gt;
&lt;role&gt;usb0_data5&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data6&lt;/name&gt;
&lt;role&gt;usb0_data6&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data7&lt;/name&gt;
&lt;role&gt;usb0_data7&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_tx_clk&lt;/name&gt;
&lt;role&gt;emac0_tx_clk&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_tx_ctl&lt;/name&gt;
&lt;role&gt;emac0_tx_ctl&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rx_clk&lt;/name&gt;
&lt;role&gt;emac0_rx_clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rx_ctl&lt;/name&gt;
&lt;role&gt;emac0_rx_ctl&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_txd0&lt;/name&gt;
&lt;role&gt;emac0_txd0&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_txd1&lt;/name&gt;
&lt;role&gt;emac0_txd1&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rxd0&lt;/name&gt;
&lt;role&gt;emac0_rxd0&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rxd1&lt;/name&gt;
&lt;role&gt;emac0_rxd1&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_txd2&lt;/name&gt;
&lt;role&gt;emac0_txd2&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_txd3&lt;/name&gt;
&lt;role&gt;emac0_txd3&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rxd2&lt;/name&gt;
&lt;role&gt;emac0_rxd2&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rxd3&lt;/name&gt;
&lt;role&gt;emac0_rxd3&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_mdio0_mdio&lt;/name&gt;
&lt;role&gt;mdio0_mdio&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_mdio0_mdc&lt;/name&gt;
&lt;role&gt;mdio0_mdc&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_uart1_tx&lt;/name&gt;
&lt;role&gt;uart1_tx&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_uart1_rx&lt;/name&gt;
&lt;role&gt;uart1_rx&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_i2c1_sda&lt;/name&gt;
&lt;role&gt;i2c1_sda&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_i2c1_scl&lt;/name&gt;
&lt;role&gt;i2c1_scl&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_gpio28&lt;/name&gt;
&lt;role&gt;gpio28&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_gpio34&lt;/name&gt;
&lt;role&gt;gpio34&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_gpio40&lt;/name&gt;
&lt;role&gt;gpio40&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_gpio41&lt;/name&gt;
&lt;role&gt;gpio41&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;fpga2hps_interrupt_irq1&lt;/name&gt;
&lt;type&gt;interrupt&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;fpga2hps_interrupt_irq1_irq&lt;/name&gt;
&lt;role&gt;irq&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedAddressablePoint&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;value&gt;&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;irqMap&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;irqScheme&lt;/key&gt;
&lt;value&gt;INDIVIDUAL_REQUESTS&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;fpga2hps_interrupt_irq0&lt;/name&gt;
&lt;type&gt;interrupt&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;fpga2hps_interrupt_irq0_irq&lt;/name&gt;
&lt;role&gt;irq&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedAddressablePoint&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;value&gt;&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;irqMap&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;irqScheme&lt;/key&gt;
&lt;value&gt;INDIVIDUAL_REQUESTS&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;f2sdram_axi_clock&lt;/name&gt;
&lt;type&gt;clock&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_axi_clock_clk&lt;/name&gt;
&lt;role&gt;clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;clockRate&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;externallyDriven&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;ptfSchematicName&lt;/key&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;f2sdram_axi_reset&lt;/name&gt;
&lt;type&gt;reset&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_axi_reset_reset&lt;/name&gt;
&lt;role&gt;reset&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;synchronousEdges&lt;/key&gt;
&lt;value&gt;NONE&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;f2sdram&lt;/name&gt;
&lt;type&gt;axi4&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_araddr&lt;/name&gt;
&lt;role&gt;araddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arburst&lt;/name&gt;
&lt;role&gt;arburst&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arcache&lt;/name&gt;
&lt;role&gt;arcache&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arid&lt;/name&gt;
&lt;role&gt;arid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;5&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arlen&lt;/name&gt;
&lt;role&gt;arlen&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arlock&lt;/name&gt;
&lt;role&gt;arlock&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arprot&lt;/name&gt;
&lt;role&gt;arprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arqos&lt;/name&gt;
&lt;role&gt;arqos&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arready&lt;/name&gt;
&lt;role&gt;arready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arsize&lt;/name&gt;
&lt;role&gt;arsize&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arvalid&lt;/name&gt;
&lt;role&gt;arvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awaddr&lt;/name&gt;
&lt;role&gt;awaddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awburst&lt;/name&gt;
&lt;role&gt;awburst&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awcache&lt;/name&gt;
&lt;role&gt;awcache&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awid&lt;/name&gt;
&lt;role&gt;awid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;5&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awlen&lt;/name&gt;
&lt;role&gt;awlen&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awlock&lt;/name&gt;
&lt;role&gt;awlock&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awprot&lt;/name&gt;
&lt;role&gt;awprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awqos&lt;/name&gt;
&lt;role&gt;awqos&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awready&lt;/name&gt;
&lt;role&gt;awready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awsize&lt;/name&gt;
&lt;role&gt;awsize&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awvalid&lt;/name&gt;
&lt;role&gt;awvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_bid&lt;/name&gt;
&lt;role&gt;bid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;5&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_bready&lt;/name&gt;
&lt;role&gt;bready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_bresp&lt;/name&gt;
&lt;role&gt;bresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_bvalid&lt;/name&gt;
&lt;role&gt;bvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rdata&lt;/name&gt;
&lt;role&gt;rdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rid&lt;/name&gt;
&lt;role&gt;rid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;5&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rlast&lt;/name&gt;
&lt;role&gt;rlast&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rready&lt;/name&gt;
&lt;role&gt;rready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rresp&lt;/name&gt;
&lt;role&gt;rresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rvalid&lt;/name&gt;
&lt;role&gt;rvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wdata&lt;/name&gt;
&lt;role&gt;wdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wlast&lt;/name&gt;
&lt;role&gt;wlast&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wready&lt;/name&gt;
&lt;role&gt;wready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wstrb&lt;/name&gt;
&lt;role&gt;wstrb&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wvalid&lt;/name&gt;
&lt;role&gt;wvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_aruser&lt;/name&gt;
&lt;role&gt;aruser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awuser&lt;/name&gt;
&lt;role&gt;awuser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wuser&lt;/name&gt;
&lt;role&gt;wuser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_buser&lt;/name&gt;
&lt;role&gt;buser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arregion&lt;/name&gt;
&lt;role&gt;arregion&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_ruser&lt;/name&gt;
&lt;role&gt;ruser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awregion&lt;/name&gt;
&lt;role&gt;awregion&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;value&gt;f2sdram_axi_clock&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;value&gt;f2sdram_axi_reset&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;optionalAssociatedReset&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;trustzoneAware&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;wakeupSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;uniqueIdSupport&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;poison&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;traceSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;isTranslator&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingReads&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingWrites&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingTransactions&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dataCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;addressCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;securityAttribute&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;userData&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;readAcceptanceCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;writeAcceptanceCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;combinedAcceptanceCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;readDataReorderingDepth&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;bridgesToMaster&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhFeatureGuid&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhGroupId&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhParameterId&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhParameterName&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhParameterVersion&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhParameterData&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhParameterDataLength&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhFeatureMajorVersion&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhFeatureMinorVersion&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhFeatureId&lt;/key&gt;
&lt;value&gt;35&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhFeatureType&lt;/key&gt;
&lt;value&gt;3&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;noNarrowTransfer&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;io96b0_to_hps&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_clk&lt;/name&gt;
&lt;role&gt;ch0_axil_clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_reset_n&lt;/name&gt;
&lt;role&gt;ch0_axil_reset_n&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_arready&lt;/name&gt;
&lt;role&gt;ch0_axil_arready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_awready&lt;/name&gt;
&lt;role&gt;ch0_axil_awready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_bresp&lt;/name&gt;
&lt;role&gt;ch0_axil_bresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_bvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_bvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_rdata&lt;/name&gt;
&lt;role&gt;ch0_axil_rdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_rresp&lt;/name&gt;
&lt;role&gt;ch0_axil_rresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_rvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_rvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_wready&lt;/name&gt;
&lt;role&gt;ch0_axil_wready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_araddr&lt;/name&gt;
&lt;role&gt;ch0_axil_araddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;27&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_arvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_arvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_awaddr&lt;/name&gt;
&lt;role&gt;ch0_axil_awaddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;27&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_awvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_awvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_bready&lt;/name&gt;
&lt;role&gt;ch0_axil_bready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_rready&lt;/name&gt;
&lt;role&gt;ch0_axil_rready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_wdata&lt;/name&gt;
&lt;role&gt;ch0_axil_wdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_wstrb&lt;/name&gt;
&lt;role&gt;ch0_axil_wstrb&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_wvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_wvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_arprot&lt;/name&gt;
&lt;role&gt;ch0_axil_arprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_awprot&lt;/name&gt;
&lt;role&gt;ch0_axil_awprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_clk&lt;/name&gt;
&lt;role&gt;axi4_ch0_clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_reset_n&lt;/name&gt;
&lt;role&gt;axi4_ch0_reset_n&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arready&lt;/name&gt;
&lt;role&gt;axi4_ch0_arready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awready&lt;/name&gt;
&lt;role&gt;axi4_ch0_awready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_bid&lt;/name&gt;
&lt;role&gt;axi4_ch0_bid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_bresp&lt;/name&gt;
&lt;role&gt;axi4_ch0_bresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_bvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_bvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rdata&lt;/name&gt;
&lt;role&gt;axi4_ch0_rdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rid&lt;/name&gt;
&lt;role&gt;axi4_ch0_rid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rlast&lt;/name&gt;
&lt;role&gt;axi4_ch0_rlast&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rresp&lt;/name&gt;
&lt;role&gt;axi4_ch0_rresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_ruser&lt;/name&gt;
&lt;role&gt;axi4_ch0_ruser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_rvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wready&lt;/name&gt;
&lt;role&gt;axi4_ch0_wready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_araddr&lt;/name&gt;
&lt;role&gt;axi4_ch0_araddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;40&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arburst&lt;/name&gt;
&lt;role&gt;axi4_ch0_arburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arid&lt;/name&gt;
&lt;role&gt;axi4_ch0_arid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arlen&lt;/name&gt;
&lt;role&gt;axi4_ch0_arlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arlock&lt;/name&gt;
&lt;role&gt;axi4_ch0_arlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arqos&lt;/name&gt;
&lt;role&gt;axi4_ch0_arqos&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arsize&lt;/name&gt;
&lt;role&gt;axi4_ch0_arsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_aruser&lt;/name&gt;
&lt;role&gt;axi4_ch0_aruser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;14&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_arvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awaddr&lt;/name&gt;
&lt;role&gt;axi4_ch0_awaddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;40&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awburst&lt;/name&gt;
&lt;role&gt;axi4_ch0_awburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awid&lt;/name&gt;
&lt;role&gt;axi4_ch0_awid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awlen&lt;/name&gt;
&lt;role&gt;axi4_ch0_awlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awlock&lt;/name&gt;
&lt;role&gt;axi4_ch0_awlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awqos&lt;/name&gt;
&lt;role&gt;axi4_ch0_awqos&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awsize&lt;/name&gt;
&lt;role&gt;axi4_ch0_awsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awuser&lt;/name&gt;
&lt;role&gt;axi4_ch0_awuser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;14&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_awvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_bready&lt;/name&gt;
&lt;role&gt;axi4_ch0_bready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rready&lt;/name&gt;
&lt;role&gt;axi4_ch0_rready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wdata&lt;/name&gt;
&lt;role&gt;axi4_ch0_wdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wlast&lt;/name&gt;
&lt;role&gt;axi4_ch0_wlast&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wstrb&lt;/name&gt;
&lt;role&gt;axi4_ch0_wstrb&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wuser&lt;/name&gt;
&lt;role&gt;axi4_ch0_wuser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_wvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arprot&lt;/name&gt;
&lt;role&gt;axi4_ch0_arprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awprot&lt;/name&gt;
&lt;role&gt;axi4_ch0_awprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;/interfaces&gt;
&lt;/boundary&gt;
&lt;originalModuleInfo&gt;
&lt;className&gt;intel_agilex_5_soc&lt;/className&gt;
&lt;version&gt;13.0.0&lt;/version&gt;
&lt;displayName&gt;Hard Processor System IP&lt;/displayName&gt;
&lt;/originalModuleInfo&gt;
&lt;systemInfoParameterDescriptors&gt;
&lt;descriptors&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;AUTO_BOARD&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfotype&gt;BOARD&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;AUTO_DEVICE_SPEEDGRADE&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfotype&gt;DEVICE_SPEEDGRADE&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;device_family&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfotype&gt;DEVICE_FAMILY&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;device_name&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfotype&gt;DEVICE&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;device_trait_iobank_rev&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfoArgs&gt;DEVICE_IOBANK_REVISION&lt;/systemInfoArgs&gt;
&lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;/descriptors&gt;
&lt;/systemInfoParameterDescriptors&gt;
&lt;systemInfos&gt;
&lt;connPtSystemInfos&gt;
&lt;entry&gt;
&lt;key&gt;f2sdram&lt;/key&gt;
&lt;value&gt;
&lt;connectionPointName&gt;f2sdram&lt;/connectionPointName&gt;
&lt;suppliedSystemInfos&gt;
&lt;entry&gt;
&lt;key&gt;ADDRESS_MAP&lt;/key&gt;
&lt;value&gt;&amp;lt;address-map&amp;gt;&amp;lt;slave name='f2sdram' start='0x0' end='0x100000000' datawidth='256' /&amp;gt;&amp;lt;/address-map&amp;gt;&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;ADDRESS_WIDTH&lt;/key&gt;
&lt;value&gt;32&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;MAX_SLAVE_DATA_WIDTH&lt;/key&gt;
&lt;value&gt;256&lt;/value&gt;
&lt;/entry&gt;
&lt;/suppliedSystemInfos&gt;
&lt;consumedSystemInfos/&gt;
&lt;/value&gt;
&lt;/entry&gt;
&lt;/connPtSystemInfos&gt;
&lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</value>
</parameter>
<parameter>
<name>cpuHashInfo</name>
<value>&lt;cpuHashInfoDefinition&gt;
&lt;cpuHashInfoMap/&gt;
&lt;/cpuHashInfoDefinition&gt;</value>
</parameter>
<parameter>
<name>cpuInfo</name>
<value></value>
</parameter>
<parameter>
<name>defaultBoundary</name>
<value>&lt;boundaryDefinition&gt;
&lt;interfaces&gt;
&lt;interface&gt;
&lt;name&gt;h2f_reset&lt;/name&gt;
&lt;type&gt;reset&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;h2f_reset_reset&lt;/name&gt;
&lt;role&gt;reset&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedDirectReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedResetSinks&lt;/key&gt;
&lt;value&gt;none&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;synchronousEdges&lt;/key&gt;
&lt;value&gt;NONE&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;hps2fpga_axi_clock&lt;/name&gt;
&lt;type&gt;clock&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_axi_clock_clk&lt;/name&gt;
&lt;role&gt;clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;clockRate&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;externallyDriven&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;ptfSchematicName&lt;/key&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;hps2fpga_axi_reset&lt;/name&gt;
&lt;type&gt;reset&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_axi_reset_reset&lt;/name&gt;
&lt;role&gt;reset&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;synchronousEdges&lt;/key&gt;
&lt;value&gt;NONE&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;hps2fpga&lt;/name&gt;
&lt;type&gt;axi4&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awid&lt;/name&gt;
&lt;role&gt;awid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awaddr&lt;/name&gt;
&lt;role&gt;awaddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;38&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awlen&lt;/name&gt;
&lt;role&gt;awlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awsize&lt;/name&gt;
&lt;role&gt;awsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awburst&lt;/name&gt;
&lt;role&gt;awburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awlock&lt;/name&gt;
&lt;role&gt;awlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awcache&lt;/name&gt;
&lt;role&gt;awcache&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awprot&lt;/name&gt;
&lt;role&gt;awprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awvalid&lt;/name&gt;
&lt;role&gt;awvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_awready&lt;/name&gt;
&lt;role&gt;awready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_wdata&lt;/name&gt;
&lt;role&gt;wdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;128&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_wstrb&lt;/name&gt;
&lt;role&gt;wstrb&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;16&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_wlast&lt;/name&gt;
&lt;role&gt;wlast&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_wvalid&lt;/name&gt;
&lt;role&gt;wvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_wready&lt;/name&gt;
&lt;role&gt;wready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_bid&lt;/name&gt;
&lt;role&gt;bid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_bresp&lt;/name&gt;
&lt;role&gt;bresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_bvalid&lt;/name&gt;
&lt;role&gt;bvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_bready&lt;/name&gt;
&lt;role&gt;bready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arid&lt;/name&gt;
&lt;role&gt;arid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_araddr&lt;/name&gt;
&lt;role&gt;araddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;38&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arlen&lt;/name&gt;
&lt;role&gt;arlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arsize&lt;/name&gt;
&lt;role&gt;arsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arburst&lt;/name&gt;
&lt;role&gt;arburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arlock&lt;/name&gt;
&lt;role&gt;arlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arcache&lt;/name&gt;
&lt;role&gt;arcache&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arprot&lt;/name&gt;
&lt;role&gt;arprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arvalid&lt;/name&gt;
&lt;role&gt;arvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_arready&lt;/name&gt;
&lt;role&gt;arready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rid&lt;/name&gt;
&lt;role&gt;rid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rdata&lt;/name&gt;
&lt;role&gt;rdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;128&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rresp&lt;/name&gt;
&lt;role&gt;rresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rlast&lt;/name&gt;
&lt;role&gt;rlast&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rvalid&lt;/name&gt;
&lt;role&gt;rvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps2fpga_rready&lt;/name&gt;
&lt;role&gt;rready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;value&gt;hps2fpga_axi_clock&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;value&gt;hps2fpga_axi_reset&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;optionalAssociatedReset&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;trustzoneAware&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;wakeupSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;uniqueIdSupport&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;poison&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;traceSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;isTranslator&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingReads&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingWrites&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingTransactions&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dataCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;addressCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;securityAttribute&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;userData&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;readIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;writeIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;combinedIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;enableConcurrentSubordinateAccess&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;noRepeatedIdsBetweenSubordinates&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesINCRBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesWRAPBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesFIXEDBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;lwhps2fpga_axi_clock&lt;/name&gt;
&lt;type&gt;clock&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_axi_clock_clk&lt;/name&gt;
&lt;role&gt;clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;clockRate&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;externallyDriven&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;ptfSchematicName&lt;/key&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;lwhps2fpga_axi_reset&lt;/name&gt;
&lt;type&gt;reset&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_axi_reset_reset&lt;/name&gt;
&lt;role&gt;reset&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;synchronousEdges&lt;/key&gt;
&lt;value&gt;NONE&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;lwhps2fpga&lt;/name&gt;
&lt;type&gt;axi4&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awid&lt;/name&gt;
&lt;role&gt;awid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awaddr&lt;/name&gt;
&lt;role&gt;awaddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;29&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awlen&lt;/name&gt;
&lt;role&gt;awlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awsize&lt;/name&gt;
&lt;role&gt;awsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awburst&lt;/name&gt;
&lt;role&gt;awburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awlock&lt;/name&gt;
&lt;role&gt;awlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awcache&lt;/name&gt;
&lt;role&gt;awcache&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awprot&lt;/name&gt;
&lt;role&gt;awprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awvalid&lt;/name&gt;
&lt;role&gt;awvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_awready&lt;/name&gt;
&lt;role&gt;awready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_wdata&lt;/name&gt;
&lt;role&gt;wdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_wstrb&lt;/name&gt;
&lt;role&gt;wstrb&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_wlast&lt;/name&gt;
&lt;role&gt;wlast&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_wvalid&lt;/name&gt;
&lt;role&gt;wvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_wready&lt;/name&gt;
&lt;role&gt;wready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_bid&lt;/name&gt;
&lt;role&gt;bid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_bresp&lt;/name&gt;
&lt;role&gt;bresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_bvalid&lt;/name&gt;
&lt;role&gt;bvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_bready&lt;/name&gt;
&lt;role&gt;bready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arid&lt;/name&gt;
&lt;role&gt;arid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_araddr&lt;/name&gt;
&lt;role&gt;araddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;29&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arlen&lt;/name&gt;
&lt;role&gt;arlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arsize&lt;/name&gt;
&lt;role&gt;arsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arburst&lt;/name&gt;
&lt;role&gt;arburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arlock&lt;/name&gt;
&lt;role&gt;arlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arcache&lt;/name&gt;
&lt;role&gt;arcache&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arprot&lt;/name&gt;
&lt;role&gt;arprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arvalid&lt;/name&gt;
&lt;role&gt;arvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_arready&lt;/name&gt;
&lt;role&gt;arready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rid&lt;/name&gt;
&lt;role&gt;rid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rdata&lt;/name&gt;
&lt;role&gt;rdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rresp&lt;/name&gt;
&lt;role&gt;rresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rlast&lt;/name&gt;
&lt;role&gt;rlast&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rvalid&lt;/name&gt;
&lt;role&gt;rvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;lwhps2fpga_rready&lt;/name&gt;
&lt;role&gt;rready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;value&gt;lwhps2fpga_axi_clock&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;value&gt;lwhps2fpga_axi_reset&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;optionalAssociatedReset&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;trustzoneAware&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;wakeupSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;uniqueIdSupport&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;poison&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;traceSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;isTranslator&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingReads&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingWrites&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingTransactions&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dataCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;addressCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;securityAttribute&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;userData&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;readIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;writeIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;combinedIssuingCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;enableConcurrentSubordinateAccess&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;noRepeatedIdsBetweenSubordinates&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesINCRBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesWRAPBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;issuesFIXEDBursts&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;emac0_app_rst&lt;/name&gt;
&lt;type&gt;reset&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;emac0_app_rst_reset_n&lt;/name&gt;
&lt;role&gt;reset_n&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedDirectReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedResetSinks&lt;/key&gt;
&lt;value&gt;none&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;synchronousEdges&lt;/key&gt;
&lt;value&gt;NONE&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;h2f_warm_reset_handshake&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;h2f_warm_reset_handshake_reset_req&lt;/name&gt;
&lt;role&gt;reset_req&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;h2f_warm_reset_handshake_reset_ack&lt;/name&gt;
&lt;role&gt;reset_ack&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;hps_io&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;hps_io_hps_osc_clk&lt;/name&gt;
&lt;role&gt;hps_osc_clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_data0&lt;/name&gt;
&lt;role&gt;sdmmc_data0&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_data1&lt;/name&gt;
&lt;role&gt;sdmmc_data1&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_cclk&lt;/name&gt;
&lt;role&gt;sdmmc_cclk&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_data2&lt;/name&gt;
&lt;role&gt;sdmmc_data2&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_data3&lt;/name&gt;
&lt;role&gt;sdmmc_data3&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_sdmmc_cmd&lt;/name&gt;
&lt;role&gt;sdmmc_cmd&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_clk&lt;/name&gt;
&lt;role&gt;usb0_clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_stp&lt;/name&gt;
&lt;role&gt;usb0_stp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_dir&lt;/name&gt;
&lt;role&gt;usb0_dir&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data0&lt;/name&gt;
&lt;role&gt;usb0_data0&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data1&lt;/name&gt;
&lt;role&gt;usb0_data1&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_nxt&lt;/name&gt;
&lt;role&gt;usb0_nxt&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data2&lt;/name&gt;
&lt;role&gt;usb0_data2&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data3&lt;/name&gt;
&lt;role&gt;usb0_data3&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data4&lt;/name&gt;
&lt;role&gt;usb0_data4&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data5&lt;/name&gt;
&lt;role&gt;usb0_data5&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data6&lt;/name&gt;
&lt;role&gt;usb0_data6&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_usb0_data7&lt;/name&gt;
&lt;role&gt;usb0_data7&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_tx_clk&lt;/name&gt;
&lt;role&gt;emac0_tx_clk&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_tx_ctl&lt;/name&gt;
&lt;role&gt;emac0_tx_ctl&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rx_clk&lt;/name&gt;
&lt;role&gt;emac0_rx_clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rx_ctl&lt;/name&gt;
&lt;role&gt;emac0_rx_ctl&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_txd0&lt;/name&gt;
&lt;role&gt;emac0_txd0&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_txd1&lt;/name&gt;
&lt;role&gt;emac0_txd1&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rxd0&lt;/name&gt;
&lt;role&gt;emac0_rxd0&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rxd1&lt;/name&gt;
&lt;role&gt;emac0_rxd1&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_txd2&lt;/name&gt;
&lt;role&gt;emac0_txd2&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_txd3&lt;/name&gt;
&lt;role&gt;emac0_txd3&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rxd2&lt;/name&gt;
&lt;role&gt;emac0_rxd2&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_emac0_rxd3&lt;/name&gt;
&lt;role&gt;emac0_rxd3&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_mdio0_mdio&lt;/name&gt;
&lt;role&gt;mdio0_mdio&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_mdio0_mdc&lt;/name&gt;
&lt;role&gt;mdio0_mdc&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_uart1_tx&lt;/name&gt;
&lt;role&gt;uart1_tx&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_uart1_rx&lt;/name&gt;
&lt;role&gt;uart1_rx&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_i2c1_sda&lt;/name&gt;
&lt;role&gt;i2c1_sda&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_i2c1_scl&lt;/name&gt;
&lt;role&gt;i2c1_scl&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_gpio28&lt;/name&gt;
&lt;role&gt;gpio28&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_gpio34&lt;/name&gt;
&lt;role&gt;gpio34&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_gpio40&lt;/name&gt;
&lt;role&gt;gpio40&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;hps_io_gpio41&lt;/name&gt;
&lt;role&gt;gpio41&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;fpga2hps_interrupt_irq1&lt;/name&gt;
&lt;type&gt;interrupt&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;fpga2hps_interrupt_irq1_irq&lt;/name&gt;
&lt;role&gt;irq&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedAddressablePoint&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;value&gt;&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;irqMap&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;irqScheme&lt;/key&gt;
&lt;value&gt;INDIVIDUAL_REQUESTS&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;fpga2hps_interrupt_irq0&lt;/name&gt;
&lt;type&gt;interrupt&lt;/type&gt;
&lt;isStart&gt;true&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;fpga2hps_interrupt_irq0_irq&lt;/name&gt;
&lt;role&gt;irq&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedAddressablePoint&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;value&gt;&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;irqMap&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;irqScheme&lt;/key&gt;
&lt;value&gt;INDIVIDUAL_REQUESTS&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;f2sdram_axi_clock&lt;/name&gt;
&lt;type&gt;clock&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_axi_clock_clk&lt;/name&gt;
&lt;role&gt;clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;clockRate&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;externallyDriven&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;ptfSchematicName&lt;/key&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;f2sdram_axi_reset&lt;/name&gt;
&lt;type&gt;reset&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_axi_reset_reset&lt;/name&gt;
&lt;role&gt;reset&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;synchronousEdges&lt;/key&gt;
&lt;value&gt;NONE&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;f2sdram&lt;/name&gt;
&lt;type&gt;axi4&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_araddr&lt;/name&gt;
&lt;role&gt;araddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arburst&lt;/name&gt;
&lt;role&gt;arburst&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arcache&lt;/name&gt;
&lt;role&gt;arcache&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arid&lt;/name&gt;
&lt;role&gt;arid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;5&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arlen&lt;/name&gt;
&lt;role&gt;arlen&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arlock&lt;/name&gt;
&lt;role&gt;arlock&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arprot&lt;/name&gt;
&lt;role&gt;arprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arqos&lt;/name&gt;
&lt;role&gt;arqos&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arready&lt;/name&gt;
&lt;role&gt;arready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arsize&lt;/name&gt;
&lt;role&gt;arsize&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arvalid&lt;/name&gt;
&lt;role&gt;arvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awaddr&lt;/name&gt;
&lt;role&gt;awaddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awburst&lt;/name&gt;
&lt;role&gt;awburst&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awcache&lt;/name&gt;
&lt;role&gt;awcache&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awid&lt;/name&gt;
&lt;role&gt;awid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;5&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awlen&lt;/name&gt;
&lt;role&gt;awlen&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awlock&lt;/name&gt;
&lt;role&gt;awlock&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awprot&lt;/name&gt;
&lt;role&gt;awprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awqos&lt;/name&gt;
&lt;role&gt;awqos&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awready&lt;/name&gt;
&lt;role&gt;awready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awsize&lt;/name&gt;
&lt;role&gt;awsize&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awvalid&lt;/name&gt;
&lt;role&gt;awvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_bid&lt;/name&gt;
&lt;role&gt;bid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;5&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_bready&lt;/name&gt;
&lt;role&gt;bready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_bresp&lt;/name&gt;
&lt;role&gt;bresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_bvalid&lt;/name&gt;
&lt;role&gt;bvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rdata&lt;/name&gt;
&lt;role&gt;rdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rid&lt;/name&gt;
&lt;role&gt;rid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;5&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rlast&lt;/name&gt;
&lt;role&gt;rlast&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rready&lt;/name&gt;
&lt;role&gt;rready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rresp&lt;/name&gt;
&lt;role&gt;rresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_rvalid&lt;/name&gt;
&lt;role&gt;rvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wdata&lt;/name&gt;
&lt;role&gt;wdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wlast&lt;/name&gt;
&lt;role&gt;wlast&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wready&lt;/name&gt;
&lt;role&gt;wready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wstrb&lt;/name&gt;
&lt;role&gt;wstrb&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wvalid&lt;/name&gt;
&lt;role&gt;wvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_aruser&lt;/name&gt;
&lt;role&gt;aruser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awuser&lt;/name&gt;
&lt;role&gt;awuser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_wuser&lt;/name&gt;
&lt;role&gt;wuser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_buser&lt;/name&gt;
&lt;role&gt;buser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_arregion&lt;/name&gt;
&lt;role&gt;arregion&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_ruser&lt;/name&gt;
&lt;role&gt;ruser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;f2sdram_awregion&lt;/name&gt;
&lt;role&gt;awregion&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;value&gt;f2sdram_axi_clock&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;value&gt;f2sdram_axi_reset&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;optionalAssociatedReset&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;trustzoneAware&lt;/key&gt;
&lt;value&gt;true&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;wakeupSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;uniqueIdSupport&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;poison&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;traceSignals&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;isTranslator&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingReads&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingWrites&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;maximumOutstandingTransactions&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dataCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;addressCheck&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;securityAttribute&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;userData&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;readAcceptanceCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;writeAcceptanceCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;combinedAcceptanceCapability&lt;/key&gt;
&lt;value&gt;16&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;readDataReorderingDepth&lt;/key&gt;
&lt;value&gt;1&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;bridgesToMaster&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhFeatureGuid&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhGroupId&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhParameterId&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhParameterName&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhParameterVersion&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhParameterData&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhParameterDataLength&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhFeatureMajorVersion&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhFeatureMinorVersion&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhFeatureId&lt;/key&gt;
&lt;value&gt;35&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;dfhFeatureType&lt;/key&gt;
&lt;value&gt;3&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;noNarrowTransfer&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;io96b0_to_hps&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_clk&lt;/name&gt;
&lt;role&gt;ch0_axil_clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_reset_n&lt;/name&gt;
&lt;role&gt;ch0_axil_reset_n&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_arready&lt;/name&gt;
&lt;role&gt;ch0_axil_arready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_awready&lt;/name&gt;
&lt;role&gt;ch0_axil_awready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_bresp&lt;/name&gt;
&lt;role&gt;ch0_axil_bresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_bvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_bvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_rdata&lt;/name&gt;
&lt;role&gt;ch0_axil_rdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_rresp&lt;/name&gt;
&lt;role&gt;ch0_axil_rresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_rvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_rvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_wready&lt;/name&gt;
&lt;role&gt;ch0_axil_wready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_araddr&lt;/name&gt;
&lt;role&gt;ch0_axil_araddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;27&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_arvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_arvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_awaddr&lt;/name&gt;
&lt;role&gt;ch0_axil_awaddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;27&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_awvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_awvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_bready&lt;/name&gt;
&lt;role&gt;ch0_axil_bready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_rready&lt;/name&gt;
&lt;role&gt;ch0_axil_rready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_wdata&lt;/name&gt;
&lt;role&gt;ch0_axil_wdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_wstrb&lt;/name&gt;
&lt;role&gt;ch0_axil_wstrb&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_wvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_wvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_arprot&lt;/name&gt;
&lt;role&gt;ch0_axil_arprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_ch0_axil_awprot&lt;/name&gt;
&lt;role&gt;ch0_axil_awprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_clk&lt;/name&gt;
&lt;role&gt;axi4_ch0_clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_reset_n&lt;/name&gt;
&lt;role&gt;axi4_ch0_reset_n&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arready&lt;/name&gt;
&lt;role&gt;axi4_ch0_arready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awready&lt;/name&gt;
&lt;role&gt;axi4_ch0_awready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_bid&lt;/name&gt;
&lt;role&gt;axi4_ch0_bid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_bresp&lt;/name&gt;
&lt;role&gt;axi4_ch0_bresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_bvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_bvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rdata&lt;/name&gt;
&lt;role&gt;axi4_ch0_rdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rid&lt;/name&gt;
&lt;role&gt;axi4_ch0_rid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rlast&lt;/name&gt;
&lt;role&gt;axi4_ch0_rlast&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rresp&lt;/name&gt;
&lt;role&gt;axi4_ch0_rresp&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_ruser&lt;/name&gt;
&lt;role&gt;axi4_ch0_ruser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_rvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wready&lt;/name&gt;
&lt;role&gt;axi4_ch0_wready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_araddr&lt;/name&gt;
&lt;role&gt;axi4_ch0_araddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;40&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arburst&lt;/name&gt;
&lt;role&gt;axi4_ch0_arburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arid&lt;/name&gt;
&lt;role&gt;axi4_ch0_arid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arlen&lt;/name&gt;
&lt;role&gt;axi4_ch0_arlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arlock&lt;/name&gt;
&lt;role&gt;axi4_ch0_arlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arqos&lt;/name&gt;
&lt;role&gt;axi4_ch0_arqos&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arsize&lt;/name&gt;
&lt;role&gt;axi4_ch0_arsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_aruser&lt;/name&gt;
&lt;role&gt;axi4_ch0_aruser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;14&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_arvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awaddr&lt;/name&gt;
&lt;role&gt;axi4_ch0_awaddr&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;40&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awburst&lt;/name&gt;
&lt;role&gt;axi4_ch0_awburst&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awid&lt;/name&gt;
&lt;role&gt;axi4_ch0_awid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awlen&lt;/name&gt;
&lt;role&gt;axi4_ch0_awlen&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awlock&lt;/name&gt;
&lt;role&gt;axi4_ch0_awlock&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awqos&lt;/name&gt;
&lt;role&gt;axi4_ch0_awqos&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awsize&lt;/name&gt;
&lt;role&gt;axi4_ch0_awsize&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awuser&lt;/name&gt;
&lt;role&gt;axi4_ch0_awuser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;14&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_awvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_bready&lt;/name&gt;
&lt;role&gt;axi4_ch0_bready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_rready&lt;/name&gt;
&lt;role&gt;axi4_ch0_rready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wdata&lt;/name&gt;
&lt;role&gt;axi4_ch0_wdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wlast&lt;/name&gt;
&lt;role&gt;axi4_ch0_wlast&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wstrb&lt;/name&gt;
&lt;role&gt;axi4_ch0_wstrb&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wuser&lt;/name&gt;
&lt;role&gt;axi4_ch0_wuser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_wvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_wvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_arprot&lt;/name&gt;
&lt;role&gt;axi4_ch0_arprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;io96b0_to_hps_axi4_ch0_awprot&lt;/name&gt;
&lt;role&gt;axi4_ch0_awprot&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</value>
</parameter>
<parameter>
<name>device_family</name>
<value>Agilex 5</value>
</parameter>
<parameter>
<name>device_name</name>
<value>A5EB013BB23BE4SCS</value>
</parameter>
<parameter>
<name>device_trait_iobank_rev</name>
<value>IO96B_REVB1</value>
</parameter>
<parameter>
<name>generationInfoDefinition</name>
<value>&lt;generationInfoDefinition&gt;
&lt;hdlLibraryName&gt;agilex_hps&lt;/hdlLibraryName&gt;
&lt;fileSets&gt;
&lt;fileSet&gt;
&lt;fileSetName&gt;agilex_hps&lt;/fileSetName&gt;
&lt;fileSetFixedName&gt;agilex_hps&lt;/fileSetFixedName&gt;
&lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
&lt;fileSetFiles/&gt;
&lt;fileSetFileChangeDefs/&gt;
&lt;/fileSet&gt;
&lt;fileSet&gt;
&lt;fileSetName&gt;agilex_hps&lt;/fileSetName&gt;
&lt;fileSetFixedName&gt;agilex_hps&lt;/fileSetFixedName&gt;
&lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
&lt;fileSetFiles/&gt;
&lt;fileSetFileChangeDefs/&gt;
&lt;/fileSet&gt;
&lt;fileSet&gt;
&lt;fileSetName&gt;agilex_hps&lt;/fileSetName&gt;
&lt;fileSetFixedName&gt;agilex_hps&lt;/fileSetFixedName&gt;
&lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
&lt;fileSetFiles/&gt;
&lt;fileSetFileChangeDefs/&gt;
&lt;/fileSet&gt;
&lt;fileSet&gt;
&lt;fileSetName&gt;agilex_hps&lt;/fileSetName&gt;
&lt;fileSetFixedName&gt;agilex_hps&lt;/fileSetFixedName&gt;
&lt;fileSetKind&gt;CDC&lt;/fileSetKind&gt;
&lt;fileSetFiles/&gt;
&lt;fileSetFileChangeDefs/&gt;
&lt;/fileSet&gt;
&lt;fileSet&gt;
&lt;fileSetName&gt;agilex_hps&lt;/fileSetName&gt;
&lt;fileSetFixedName&gt;agilex_hps&lt;/fileSetFixedName&gt;
&lt;fileSetKind&gt;CDC_VHDL&lt;/fileSetKind&gt;
&lt;fileSetFiles/&gt;
&lt;fileSetFileChangeDefs/&gt;
&lt;/fileSet&gt;
&lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</value>
</parameter>
<parameter>
<name>hdlParameters</name>
<value>&lt;hdlParameterDescriptorDefinitionList/&gt;</value>
</parameter>
<parameter>
<name>hlsFile</name>
<value></value>
</parameter>
<parameter>
<name>liveModuleName</name>
<value>intel_agilex_5_soc_inst</value>
</parameter>
<parameter>
<name>logicalView</name>
<value>ip/hps_subsys/agilex_hps.ip</value>
</parameter>
<parameter>
<name>moduleAssignmentDefinition</name>
<value>&lt;assignmentDefinition&gt;
&lt;assignmentValueMap&gt;
&lt;entry&gt;
&lt;key&gt;embeddedsw.CMacro.CPU_FREQ&lt;/key&gt;
&lt;value&gt;50000000u&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;embeddedsw.configuration.cpuArchitecture&lt;/key&gt;
&lt;value&gt;sm_hps&lt;/value&gt;
&lt;/entry&gt;
&lt;/assignmentValueMap&gt;
&lt;/assignmentDefinition&gt;</value>
</parameter>
<parameter>
<name>svInterfaceDefinition</name>
<value></value>
</parameter>
<parameter>
<name>transformParameters</name>
<value>&lt;transformParameterDescriptorDefinitionList/&gt;</value>
</parameter>
</parameters>
<interconnectAssignments></interconnectAssignments>
<className>altera_generic_component</className>
<version>1.0</version>
<name>agilex_hps</name>
<uniqueName>agilex_hps</uniqueName>
<fixedName>agilex_hps</fixedName>
<nonce>0</nonce>
<incidentConnections>
<incidentConnection>
<parameters>
<parameter>
<name>startPortLSB</name>
<value>0</value>
</parameter>
<parameter>
<name>endPort</name>
<value></value>
</parameter>
<parameter>
<name>endPortLSB</name>
<value>0</value>
</parameter>
<parameter>
<name>startPort</name>
<value></value>
</parameter>
<parameter>
<name>width</name>
<value>0</value>
</parameter>
</parameters>
<interconnectAssignments></interconnectAssignments>
<className>conduit</className>
<version>26.1</version>
<end>agilex_hps/io96b0_to_hps</end>
<start>emif_hps/io96b0_to_hps</start>
</incidentConnection>
</incidentConnections>
<path>hps_subsys.agilex_hps</path>
</instanceData>
<children></children>
</node>
<node>
<instanceKey xsi:type="xs:string">emif_hps</instanceKey>
<instanceData xsi:type="data">
<parameters>
<parameter>
<name>SYSINFO_BOARD</name>
<value>default</value>
</parameter>
<parameter>
<name>SYSINFO_BOARD_TRAIT</name>
<value></value>
</parameter>
<parameter>
<name>SYSINFO_DEVICE</name>
<value>A5EB013BB23BE4SCS</value>
</parameter>
<parameter>
<name>SYSINFO_DEVICE_BASE_DIE</name>
<value>SM4REVB</value>
</parameter>
<parameter>
<name>SYSINFO_DEVICE_DIE_REVISIONS</name>
<value>MAIN_SM4_REVB</value>
</parameter>
<parameter>
<name>SYSINFO_DEVICE_FAMILY</name>
<value>Agilex 5</value>
</parameter>
<parameter>
<name>SYSINFO_DEVICE_GROUP</name>
<value>B</value>
</parameter>
<parameter>
<name>SYSINFO_DEVICE_IOBANK_REVISION</name>
<value>IO96B_REVB1</value>
</parameter>
<parameter>
<name>SYSINFO_DEVICE_POWER_MODEL</name>
<value>STANDARD_POWER_FIXED</value>
</parameter>
<parameter>
<name>SYSINFO_DEVICE_SPEEDGRADE</name>
<value>4</value>
</parameter>
<parameter>
<name>SYSINFO_DEVICE_TEMPERATURE_GRADE</name>
<value>EXTENDED</value>
</parameter>
<parameter>
<name>SYSINFO_SUPPORTS_VID</name>
<value>0</value>
</parameter>
<parameter>
<name>bspCpu</name>
<value></value>
</parameter>
<parameter>
<name>componentDefinition</name>
<value>&lt;componentDefinition&gt;
&lt;boundary&gt;
&lt;interfaces&gt;
&lt;interface&gt;
&lt;name&gt;io96b0_to_hps&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_clock&lt;/name&gt;
&lt;role&gt;ch0_axil_clk&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_reset_n&lt;/name&gt;
&lt;role&gt;ch0_axil_reset_n&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_awaddr&lt;/name&gt;
&lt;role&gt;ch0_axil_awaddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;27&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_awvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_awvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_awready&lt;/name&gt;
&lt;role&gt;ch0_axil_awready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_araddr&lt;/name&gt;
&lt;role&gt;ch0_axil_araddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;27&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_arvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_arvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_arready&lt;/name&gt;
&lt;role&gt;ch0_axil_arready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_wdata&lt;/name&gt;
&lt;role&gt;ch0_axil_wdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_wvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_wvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_wready&lt;/name&gt;
&lt;role&gt;ch0_axil_wready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_rresp&lt;/name&gt;
&lt;role&gt;ch0_axil_rresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_rdata&lt;/name&gt;
&lt;role&gt;ch0_axil_rdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_rvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_rvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_rready&lt;/name&gt;
&lt;role&gt;ch0_axil_rready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_bresp&lt;/name&gt;
&lt;role&gt;ch0_axil_bresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_bvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_bvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_bready&lt;/name&gt;
&lt;role&gt;ch0_axil_bready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_awprot&lt;/name&gt;
&lt;role&gt;ch0_axil_awprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_arprot&lt;/name&gt;
&lt;role&gt;ch0_axil_arprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_wstrb&lt;/name&gt;
&lt;role&gt;ch0_axil_wstrb&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awaddr&lt;/name&gt;
&lt;role&gt;axi4_ch0_awaddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;40&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awburst&lt;/name&gt;
&lt;role&gt;axi4_ch0_awburst&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awid&lt;/name&gt;
&lt;role&gt;axi4_ch0_awid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awlen&lt;/name&gt;
&lt;role&gt;axi4_ch0_awlen&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awlock&lt;/name&gt;
&lt;role&gt;axi4_ch0_awlock&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awqos&lt;/name&gt;
&lt;role&gt;axi4_ch0_awqos&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awsize&lt;/name&gt;
&lt;role&gt;axi4_ch0_awsize&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_awvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awuser&lt;/name&gt;
&lt;role&gt;axi4_ch0_awuser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;14&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awprot&lt;/name&gt;
&lt;role&gt;axi4_ch0_awprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awready&lt;/name&gt;
&lt;role&gt;axi4_ch0_awready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_araddr&lt;/name&gt;
&lt;role&gt;axi4_ch0_araddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;40&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arburst&lt;/name&gt;
&lt;role&gt;axi4_ch0_arburst&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arid&lt;/name&gt;
&lt;role&gt;axi4_ch0_arid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arlen&lt;/name&gt;
&lt;role&gt;axi4_ch0_arlen&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arlock&lt;/name&gt;
&lt;role&gt;axi4_ch0_arlock&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arqos&lt;/name&gt;
&lt;role&gt;axi4_ch0_arqos&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arsize&lt;/name&gt;
&lt;role&gt;axi4_ch0_arsize&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_arvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_aruser&lt;/name&gt;
&lt;role&gt;axi4_ch0_aruser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;14&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arprot&lt;/name&gt;
&lt;role&gt;axi4_ch0_arprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arready&lt;/name&gt;
&lt;role&gt;axi4_ch0_arready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wdata&lt;/name&gt;
&lt;role&gt;axi4_ch0_wdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wstrb&lt;/name&gt;
&lt;role&gt;axi4_ch0_wstrb&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wlast&lt;/name&gt;
&lt;role&gt;axi4_ch0_wlast&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_wvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wready&lt;/name&gt;
&lt;role&gt;axi4_ch0_wready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_bready&lt;/name&gt;
&lt;role&gt;axi4_ch0_bready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_bid&lt;/name&gt;
&lt;role&gt;axi4_ch0_bid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_bresp&lt;/name&gt;
&lt;role&gt;axi4_ch0_bresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_bvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_bvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rready&lt;/name&gt;
&lt;role&gt;axi4_ch0_rready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rdata&lt;/name&gt;
&lt;role&gt;axi4_ch0_rdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rid&lt;/name&gt;
&lt;role&gt;axi4_ch0_rid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rlast&lt;/name&gt;
&lt;role&gt;axi4_ch0_rlast&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rresp&lt;/name&gt;
&lt;role&gt;axi4_ch0_rresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_rvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;noc_aclk_0&lt;/name&gt;
&lt;role&gt;axi4_ch0_clk&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;noc_rst_n_0&lt;/name&gt;
&lt;role&gt;axi4_ch0_reset_n&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wuser&lt;/name&gt;
&lt;role&gt;axi4_ch0_wuser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_ruser&lt;/name&gt;
&lt;role&gt;axi4_ch0_ruser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;mem_0&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;mem_0_cs&lt;/name&gt;
&lt;role&gt;mem_cs&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_ca&lt;/name&gt;
&lt;role&gt;mem_ca&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;6&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_cke&lt;/name&gt;
&lt;role&gt;mem_cke&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_dq&lt;/name&gt;
&lt;role&gt;mem_dq&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_dqs_t&lt;/name&gt;
&lt;role&gt;mem_dqs_t&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_dqs_c&lt;/name&gt;
&lt;role&gt;mem_dqs_c&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_dmi&lt;/name&gt;
&lt;role&gt;mem_dmi&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;mem_ck_0&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;mem_0_ck_t&lt;/name&gt;
&lt;role&gt;mem_ck_t&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_ck_c&lt;/name&gt;
&lt;role&gt;mem_ck_c&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;mem_reset_n&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;mem_0_reset_n&lt;/name&gt;
&lt;role&gt;mem_reset_n&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;oct_0&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;oct_rzqin_0&lt;/name&gt;
&lt;role&gt;oct_rzqin&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;ref_clk&lt;/name&gt;
&lt;type&gt;clock&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;ref_clk&lt;/name&gt;
&lt;role&gt;clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;clockRate&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;externallyDriven&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;ptfSchematicName&lt;/key&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;/interfaces&gt;
&lt;/boundary&gt;
&lt;originalModuleInfo&gt;
&lt;className&gt;emif_io96b_hps&lt;/className&gt;
&lt;version&gt;4.0.0&lt;/version&gt;
&lt;displayName&gt;External Memory Interfaces for HPS IP&lt;/displayName&gt;
&lt;/originalModuleInfo&gt;
&lt;systemInfoParameterDescriptors&gt;
&lt;descriptors&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_BOARD&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfotype&gt;BOARD&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_BOARD_TRAIT&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfotype&gt;BOARD_TRAIT&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_DEVICE&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfotype&gt;DEVICE&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_DEVICE_BASE_DIE&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfoArgs&gt;BASE_DEVICE&lt;/systemInfoArgs&gt;
&lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_DEVICE_DIE_REVISIONS&lt;/parameterName&gt;
&lt;parameterType&gt;[Ljava.lang.String;&lt;/parameterType&gt;
&lt;systemInfotype&gt;DEVICE_DIE_REVISIONS&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_DEVICE_FAMILY&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfotype&gt;DEVICE_FAMILY&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_DEVICE_GROUP&lt;/parameterName&gt;
&lt;parameterType&gt;[Ljava.lang.String;&lt;/parameterType&gt;
&lt;systemInfoArgs&gt;DEVICE_GROUP&lt;/systemInfoArgs&gt;
&lt;systemInfotype&gt;DEVICE_INFO&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_DEVICE_IOBANK_REVISION&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfoArgs&gt;DEVICE_IOBANK_REVISION&lt;/systemInfoArgs&gt;
&lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_DEVICE_POWER_MODEL&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfoArgs&gt;DEVICE_POWER_MODEL&lt;/systemInfoArgs&gt;
&lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_DEVICE_SPEEDGRADE&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfotype&gt;DEVICE_SPEEDGRADE&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_DEVICE_TEMPERATURE_GRADE&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfoArgs&gt;DEVICE_TEMPERATURE_GRADE&lt;/systemInfoArgs&gt;
&lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;descriptor&gt;
&lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
&lt;parameterName&gt;SYSINFO_SUPPORTS_VID&lt;/parameterName&gt;
&lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
&lt;systemInfoArgs&gt;SUPPORTS_VID&lt;/systemInfoArgs&gt;
&lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
&lt;/descriptor&gt;
&lt;/descriptors&gt;
&lt;/systemInfoParameterDescriptors&gt;
&lt;systemInfos&gt;
&lt;connPtSystemInfos/&gt;
&lt;/systemInfos&gt;
&lt;/componentDefinition&gt;</value>
</parameter>
<parameter>
<name>cpuHashInfo</name>
<value>&lt;cpuHashInfoDefinition&gt;
&lt;cpuHashInfoMap/&gt;
&lt;/cpuHashInfoDefinition&gt;</value>
</parameter>
<parameter>
<name>cpuInfo</name>
<value>&lt;cpuInfoDefinition&gt;
&lt;version&gt;1&lt;/version&gt;
&lt;cpuGroups/&gt;
&lt;exportedModules/&gt;
&lt;systemInformation&gt;
&lt;name&gt;emif_io96b_hps&lt;/name&gt;
&lt;deviceFamily&gt;Agilex 5&lt;/deviceFamily&gt;
&lt;generateLegacySim&gt;false&lt;/generateLegacySim&gt;
&lt;/systemInformation&gt;
&lt;/cpuInfoDefinition&gt;</value>
</parameter>
<parameter>
<name>defaultBoundary</name>
<value>&lt;boundaryDefinition&gt;
&lt;interfaces&gt;
&lt;interface&gt;
&lt;name&gt;io96b0_to_hps&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_clock&lt;/name&gt;
&lt;role&gt;ch0_axil_clk&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_reset_n&lt;/name&gt;
&lt;role&gt;ch0_axil_reset_n&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_awaddr&lt;/name&gt;
&lt;role&gt;ch0_axil_awaddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;27&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_awvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_awvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_awready&lt;/name&gt;
&lt;role&gt;ch0_axil_awready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_araddr&lt;/name&gt;
&lt;role&gt;ch0_axil_araddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;27&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_arvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_arvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_arready&lt;/name&gt;
&lt;role&gt;ch0_axil_arready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_wdata&lt;/name&gt;
&lt;role&gt;ch0_axil_wdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_wvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_wvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_wready&lt;/name&gt;
&lt;role&gt;ch0_axil_wready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_rresp&lt;/name&gt;
&lt;role&gt;ch0_axil_rresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_rdata&lt;/name&gt;
&lt;role&gt;ch0_axil_rdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_rvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_rvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_rready&lt;/name&gt;
&lt;role&gt;ch0_axil_rready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_bresp&lt;/name&gt;
&lt;role&gt;ch0_axil_bresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_bvalid&lt;/name&gt;
&lt;role&gt;ch0_axil_bvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_bready&lt;/name&gt;
&lt;role&gt;ch0_axil_bready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_awprot&lt;/name&gt;
&lt;role&gt;ch0_axil_awprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_arprot&lt;/name&gt;
&lt;role&gt;ch0_axil_arprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_noc_axi4lite_wstrb&lt;/name&gt;
&lt;role&gt;ch0_axil_wstrb&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awaddr&lt;/name&gt;
&lt;role&gt;axi4_ch0_awaddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;40&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awburst&lt;/name&gt;
&lt;role&gt;axi4_ch0_awburst&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awid&lt;/name&gt;
&lt;role&gt;axi4_ch0_awid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awlen&lt;/name&gt;
&lt;role&gt;axi4_ch0_awlen&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awlock&lt;/name&gt;
&lt;role&gt;axi4_ch0_awlock&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awqos&lt;/name&gt;
&lt;role&gt;axi4_ch0_awqos&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awsize&lt;/name&gt;
&lt;role&gt;axi4_ch0_awsize&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_awvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awuser&lt;/name&gt;
&lt;role&gt;axi4_ch0_awuser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;14&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awprot&lt;/name&gt;
&lt;role&gt;axi4_ch0_awprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_awready&lt;/name&gt;
&lt;role&gt;axi4_ch0_awready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_araddr&lt;/name&gt;
&lt;role&gt;axi4_ch0_araddr&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;40&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arburst&lt;/name&gt;
&lt;role&gt;axi4_ch0_arburst&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arid&lt;/name&gt;
&lt;role&gt;axi4_ch0_arid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arlen&lt;/name&gt;
&lt;role&gt;axi4_ch0_arlen&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;8&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arlock&lt;/name&gt;
&lt;role&gt;axi4_ch0_arlock&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arqos&lt;/name&gt;
&lt;role&gt;axi4_ch0_arqos&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arsize&lt;/name&gt;
&lt;role&gt;axi4_ch0_arsize&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_arvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_aruser&lt;/name&gt;
&lt;role&gt;axi4_ch0_aruser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;14&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arprot&lt;/name&gt;
&lt;role&gt;axi4_ch0_arprot&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;3&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_arready&lt;/name&gt;
&lt;role&gt;axi4_ch0_arready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wdata&lt;/name&gt;
&lt;role&gt;axi4_ch0_wdata&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wstrb&lt;/name&gt;
&lt;role&gt;axi4_ch0_wstrb&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wlast&lt;/name&gt;
&lt;role&gt;axi4_ch0_wlast&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_wvalid&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wready&lt;/name&gt;
&lt;role&gt;axi4_ch0_wready&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_bready&lt;/name&gt;
&lt;role&gt;axi4_ch0_bready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_bid&lt;/name&gt;
&lt;role&gt;axi4_ch0_bid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_bresp&lt;/name&gt;
&lt;role&gt;axi4_ch0_bresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_bvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_bvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rready&lt;/name&gt;
&lt;role&gt;axi4_ch0_rready&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rdata&lt;/name&gt;
&lt;role&gt;axi4_ch0_rdata&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;256&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rid&lt;/name&gt;
&lt;role&gt;axi4_ch0_rid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;7&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rlast&lt;/name&gt;
&lt;role&gt;axi4_ch0_rlast&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rresp&lt;/name&gt;
&lt;role&gt;axi4_ch0_rresp&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;2&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_rvalid&lt;/name&gt;
&lt;role&gt;axi4_ch0_rvalid&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;noc_aclk_0&lt;/name&gt;
&lt;role&gt;axi4_ch0_clk&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;noc_rst_n_0&lt;/name&gt;
&lt;role&gt;axi4_ch0_reset_n&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_wuser&lt;/name&gt;
&lt;role&gt;axi4_ch0_wuser&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;s0_axi4_ruser&lt;/name&gt;
&lt;role&gt;axi4_ch0_ruser&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;mem_0&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;mem_0_cs&lt;/name&gt;
&lt;role&gt;mem_cs&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_ca&lt;/name&gt;
&lt;role&gt;mem_ca&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;6&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_cke&lt;/name&gt;
&lt;role&gt;mem_cke&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_dq&lt;/name&gt;
&lt;role&gt;mem_dq&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;32&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_dqs_t&lt;/name&gt;
&lt;role&gt;mem_dqs_t&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_dqs_c&lt;/name&gt;
&lt;role&gt;mem_dqs_c&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_dmi&lt;/name&gt;
&lt;role&gt;mem_dmi&lt;/role&gt;
&lt;direction&gt;Bidir&lt;/direction&gt;
&lt;width&gt;4&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;mem_ck_0&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;mem_0_ck_t&lt;/name&gt;
&lt;role&gt;mem_ck_t&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;port&gt;
&lt;name&gt;mem_0_ck_c&lt;/name&gt;
&lt;role&gt;mem_ck_c&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;mem_reset_n&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;mem_0_reset_n&lt;/name&gt;
&lt;role&gt;mem_reset_n&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;oct_0&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;oct_rzqin_0&lt;/name&gt;
&lt;role&gt;oct_rzqin&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;interface&gt;
&lt;name&gt;ref_clk&lt;/name&gt;
&lt;type&gt;clock&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;ref_clk&lt;/name&gt;
&lt;role&gt;clk&lt;/role&gt;
&lt;direction&gt;Input&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;clockRate&lt;/key&gt;
&lt;value&gt;0&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;externallyDriven&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;ptfSchematicName&lt;/key&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</value>
</parameter>
<parameter>
<name>generationInfoDefinition</name>
<value>&lt;generationInfoDefinition&gt;
&lt;hdlLibraryName&gt;emif_io96b_hps&lt;/hdlLibraryName&gt;
&lt;fileSets&gt;
&lt;fileSet&gt;
&lt;fileSetName&gt;emif_io96b_hps&lt;/fileSetName&gt;
&lt;fileSetFixedName&gt;emif_io96b_hps&lt;/fileSetFixedName&gt;
&lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
&lt;fileSetFiles/&gt;
&lt;fileSetFileChangeDefs/&gt;
&lt;/fileSet&gt;
&lt;fileSet&gt;
&lt;fileSetName&gt;emif_io96b_hps&lt;/fileSetName&gt;
&lt;fileSetFixedName&gt;emif_io96b_hps&lt;/fileSetFixedName&gt;
&lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
&lt;fileSetFiles/&gt;
&lt;fileSetFileChangeDefs/&gt;
&lt;/fileSet&gt;
&lt;fileSet&gt;
&lt;fileSetName&gt;emif_io96b_hps&lt;/fileSetName&gt;
&lt;fileSetFixedName&gt;emif_io96b_hps&lt;/fileSetFixedName&gt;
&lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
&lt;fileSetFiles/&gt;
&lt;fileSetFileChangeDefs/&gt;
&lt;/fileSet&gt;
&lt;fileSet&gt;
&lt;fileSetName&gt;emif_io96b_hps&lt;/fileSetName&gt;
&lt;fileSetFixedName&gt;emif_io96b_hps&lt;/fileSetFixedName&gt;
&lt;fileSetKind&gt;CDC&lt;/fileSetKind&gt;
&lt;fileSetFiles/&gt;
&lt;fileSetFileChangeDefs/&gt;
&lt;/fileSet&gt;
&lt;fileSet&gt;
&lt;fileSetName&gt;emif_io96b_hps&lt;/fileSetName&gt;
&lt;fileSetFixedName&gt;emif_io96b_hps&lt;/fileSetFixedName&gt;
&lt;fileSetKind&gt;CDC_VHDL&lt;/fileSetKind&gt;
&lt;fileSetFiles/&gt;
&lt;fileSetFileChangeDefs/&gt;
&lt;/fileSet&gt;
&lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;</value>
</parameter>
<parameter>
<name>hdlParameters</name>
<value>&lt;hdlParameterDescriptorDefinitionList/&gt;</value>
</parameter>
<parameter>
<name>hlsFile</name>
<value></value>
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<parameter>
<name>liveModuleName</name>
<value></value>
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<parameter>
<name>logicalView</name>
<value>ip/qsys_top/emif_io96b_hps.ip</value>
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<name>moduleAssignmentDefinition</name>
<value></value>
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<name>svInterfaceDefinition</name>
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<name>transformParameters</name>
<value>&lt;transformParameterDescriptorDefinitionList/&gt;</value>
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<interconnectAssignments></interconnectAssignments>
<className>altera_generic_component</className>
<version>1.0</version>
<name>emif_hps</name>
<uniqueName>emif_io96b_hps</uniqueName>
<fixedName>emif_io96b_hps</fixedName>
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<name>endPortLSB</name>
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<name>startPort</name>
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<version>26.1</version>
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<start>emif_hps/io96b0_to_hps</start>
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<path>hps_subsys.emif_hps</path>
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