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     type="String"
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     name="AUTO_BOARD"
     type="String"
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     name="AUTO_REF_CLK_CLOCK_RATE"
     type="Long"
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     name="AUTO_REF_CLK_CLOCK_DOMAIN"
     type="Integer"
     defaultValue="-1"
     onHdl="0"
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     name="AUTO_REF_CLK_RESET_DOMAIN"
     type="Integer"
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   <property name="associatedClock" value="" />
   <property name="associatedReset" value="" />
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       width="1" />
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  </interface>
  <interface name="mem_0" kind="conduit" start="0">
   <property name="associatedClock" value="" />
   <property name="associatedReset" value="" />
   <property name="prSafe" value="false" />
   <port name="mem_0_cs" direction="output" role="mem_cs" width="1" />
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   <port name="mem_0_dq" direction="bidir" role="mem_dq" width="32" />
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   <port name="mem_0_dmi" direction="bidir" role="mem_dmi" width="4" />
  </interface>
  <interface name="mem_ck_0" kind="conduit" start="0">
   <property name="associatedClock" value="" />
   <property name="associatedReset" value="" />
   <property name="prSafe" value="false" />
   <port name="mem_0_ck_t" direction="output" role="mem_ck_t" width="1" />
   <port name="mem_0_ck_c" direction="output" role="mem_ck_c" width="1" />
  </interface>
  <interface name="mem_reset_n" kind="conduit" start="0">
   <property name="associatedClock" value="" />
   <property name="associatedReset" value="" />
   <property name="prSafe" value="false" />
   <port name="mem_0_reset_n" direction="output" role="mem_reset_n" width="1" />
  </interface>
  <interface name="oct_0" kind="conduit" start="0">
   <property name="associatedClock" value="" />
   <property name="associatedReset" value="" />
   <property name="prSafe" value="false" />
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  <interface name="ref_clk" kind="clock" start="0">
   <property name="clockRate" value="0" />
   <property name="externallyDriven" value="false" />
   <property name="ptfSchematicName" value="" />
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  </interface>
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   kind="emif_io96b_hps_emif_io96b_hps_420_dyxenzq"
   version="1.0"
   name="emif_io96b_hps_emif_io96b_hps_420_dyxenzq">
  <parameter name="AUTO_GENERATION_ID" value="0" />
  <parameter name="AUTO_DEVICE" value="A5EB013BB23BE4SCS" />
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  <parameter name="AUTO_BOARD" value="default" />
  <parameter name="AUTO_REF_CLK_CLOCK_RATE" value="-1" />
  <parameter name="AUTO_UNIQUE_ID" value="" />
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  <messages>
   <message level="Info" culprit="emif_io96b_hps_emif_io96b_hps_420_dyxenzq">"Generating: emif_io96b_hps_emif_io96b_hps_420_dyxenzq"</message>
   <message level="Info" culprit="emif_io96b_hps_emif_io96b_hps_420_dyxenzq">"Generating: emif_io96b_hps_emif_io96b_hps_420_dyxenzq_emif_0_lpddr4"</message>
   <message level="Info" culprit="emif_io96b_hps_emif_io96b_hps_420_dyxenzq">"Generating: emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_bridge"</message>
   <message level="Info" culprit="emif_io96b_hps_emif_io96b_hps_420_dyxenzq">"Generating: emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_gpio"</message>
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 </entity>
 <entity
   kind="altera_generic_component"
   version="1.0"
   name="emif_io96b_hps_emif_io96b_hps_420_dyxenzq_emif_0_lpddr4">
  <parameter name="hlsFile" value="" />
  <parameter name="SYSINFO_DEVICE_GROUP" value="B" />
  <parameter name="defaultBoundary" value="" />
  <parameter
     name="componentDefinition"
     value="&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;io96b0_to_hps&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_clock&lt;/name&gt;
                        &lt;role&gt;ch0_axil_clk&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_reset_n&lt;/name&gt;
                        &lt;role&gt;ch0_axil_reset_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_awaddr&lt;/name&gt;
                        &lt;role&gt;ch0_axil_awaddr&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;27&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_awvalid&lt;/name&gt;
                        &lt;role&gt;ch0_axil_awvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_awready&lt;/name&gt;
                        &lt;role&gt;ch0_axil_awready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_araddr&lt;/name&gt;
                        &lt;role&gt;ch0_axil_araddr&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;27&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_arvalid&lt;/name&gt;
                        &lt;role&gt;ch0_axil_arvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_arready&lt;/name&gt;
                        &lt;role&gt;ch0_axil_arready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_wdata&lt;/name&gt;
                        &lt;role&gt;ch0_axil_wdata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_wvalid&lt;/name&gt;
                        &lt;role&gt;ch0_axil_wvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_wready&lt;/name&gt;
                        &lt;role&gt;ch0_axil_wready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_rresp&lt;/name&gt;
                        &lt;role&gt;ch0_axil_rresp&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_rdata&lt;/name&gt;
                        &lt;role&gt;ch0_axil_rdata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_rvalid&lt;/name&gt;
                        &lt;role&gt;ch0_axil_rvalid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_rready&lt;/name&gt;
                        &lt;role&gt;ch0_axil_rready&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_bresp&lt;/name&gt;
                        &lt;role&gt;ch0_axil_bresp&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_bvalid&lt;/name&gt;
                        &lt;role&gt;ch0_axil_bvalid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_bready&lt;/name&gt;
                        &lt;role&gt;ch0_axil_bready&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_awprot&lt;/name&gt;
                        &lt;role&gt;ch0_axil_awprot&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_arprot&lt;/name&gt;
                        &lt;role&gt;ch0_axil_arprot&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_noc_axi4lite_wstrb&lt;/name&gt;
                        &lt;role&gt;ch0_axil_wstrb&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awaddr&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_awaddr&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;40&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awburst&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_awburst&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awid&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_awid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;7&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awlen&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_awlen&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;8&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awlock&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_awlock&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awqos&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_awqos&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awsize&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_awsize&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awvalid&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_awvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awuser&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_awuser&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;14&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awprot&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_awprot&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awready&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_awready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_araddr&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_araddr&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;40&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arburst&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_arburst&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arid&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_arid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;7&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arlen&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_arlen&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;8&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arlock&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_arlock&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arqos&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_arqos&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arsize&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_arsize&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arvalid&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_arvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_aruser&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_aruser&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;14&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arprot&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_arprot&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arready&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_arready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_wdata&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_wdata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;256&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_wstrb&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_wstrb&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_wlast&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_wlast&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_wvalid&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_wvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_wready&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_wready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_bready&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_bready&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_bid&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_bid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;7&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_bresp&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_bresp&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_bvalid&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_bvalid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rready&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_rready&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rdata&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_rdata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;256&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rid&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_rid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;7&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rlast&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_rlast&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rresp&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_rresp&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rvalid&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_rvalid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;noc_aclk_0&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_clk&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;noc_rst_n_0&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_reset_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_wuser&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_wuser&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_ruser&lt;/name&gt;
                        &lt;role&gt;axi4_ch0_ruser&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;mem_0&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_cs&lt;/name&gt;
                        &lt;role&gt;mem_cs&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_ca&lt;/name&gt;
                        &lt;role&gt;mem_ca&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;6&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_cke&lt;/name&gt;
                        &lt;role&gt;mem_cke&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_dq&lt;/name&gt;
                        &lt;role&gt;mem_dq&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_dqs_t&lt;/name&gt;
                        &lt;role&gt;mem_dqs_t&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_dqs_c&lt;/name&gt;
                        &lt;role&gt;mem_dqs_c&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_dmi&lt;/name&gt;
                        &lt;role&gt;mem_dmi&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;mem_ck_0&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_ck_t&lt;/name&gt;
                        &lt;role&gt;mem_ck_t&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_ck_c&lt;/name&gt;
                        &lt;role&gt;mem_ck_c&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;mem_reset_n&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_reset_n&lt;/name&gt;
                        &lt;role&gt;mem_reset_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;oct_0&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;oct_rzqin_0&lt;/name&gt;
                        &lt;role&gt;oct_rzqin&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;ref_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;ref_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;emif_io96b_lpddr4&lt;/className&gt;
        &lt;version&gt;4.2.0&lt;/version&gt;
        &lt;displayName&gt;LPDDR4 External Memory Interfaces (EMIF) IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_BOARD&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;BOARD&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_BOARD_TRAIT&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;BOARD_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_BASE_DIE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;BASE_DEVICE&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_DIE_REVISIONS&lt;/parameterName&gt;
                &lt;parameterType&gt;[Ljava.lang.String;&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_DIE_REVISIONS&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_FAMILY&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_FAMILY&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_GROUP&lt;/parameterName&gt;
                &lt;parameterType&gt;[Ljava.lang.String;&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_GROUP&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;DEVICE_INFO&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_IOBANK_REVISION&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_IOBANK_REVISION&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_POWER_MODEL&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_POWER_MODEL&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_SPEEDGRADE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_SPEEDGRADE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_TEMPERATURE_GRADE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_TEMPERATURE_GRADE&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_SUPPORTS_VID&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;SUPPORTS_VID&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos/&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;" />
  <parameter name="SYSINFO_DEVICE_IOBANK_REVISION" value="IO96B_REVB1" />
  <parameter name="cpuInfo" value="" />
  <parameter name="SYSINFO_DEVICE_FAMILY" value="Agilex 5" />
  <parameter
     name="moduleAssignmentDefinition"
     value="&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;" />
  <parameter name="SYSINFO_BOARD" value="default" />
  <parameter name="svInterfaceDefinition" value="" />
  <parameter name="SYSINFO_DEVICE_BASE_DIE" value="SM4REVB" />
  <parameter
     name="generationInfoDefinition"
     value="&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_emif_0_lpddr4&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;QUARTUS_SYNTH&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_emif_0_lpddr4&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;SIM_VERILOG&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_emif_0_lpddr4&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;SIM_VHDL&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_emif_0_lpddr4&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;CDC&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_emif_0_lpddr4&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;CDC_VHDL&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_emif_0_lpddr4&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;" />
  <parameter
     name="cpuHashInfo"
     value="&lt;cpuHashInfoDefinition&gt;
    &lt;cpuHashInfoMap/&gt;
&lt;/cpuHashInfoDefinition&gt;" />
  <parameter name="SYSINFO_DEVICE_SPEEDGRADE" value="4" />
  <parameter name="SYSINFO_DEVICE_DIE_REVISIONS" value="MAIN_SM4_REVB" />
  <parameter name="AUTO_DEVICE_FAMILY" value="Agilex 5" />
  <parameter name="bspCpu" value="false" />
  <parameter
     name="logicalView"
     value="ip/emif_io96b_hps_emif_io96b_hps_420_dyxenzq/emif_io96b_hps_emif_io96b_hps_420_dyxenzq_emif_0_lpddr4.ip" />
  <parameter
     name="transformParameters"
     value="&lt;transformParameterDescriptorDefinitionList/&gt;" />
  <parameter name="SYSINFO_DEVICE_POWER_MODEL" value="STANDARD_POWER_FIXED" />
  <parameter name="AUTO_DEVICE" value="A5EB013BB23BE4SCS" />
  <parameter name="SYSINFO_BOARD_TRAIT" value="" />
  <parameter name="SYSINFO_SUPPORTS_VID" value="0" />
  <parameter name="SYSINFO_DEVICE" value="A5EB013BB23BE4SCS" />
  <parameter name="SYSINFO_DEVICE_TEMPERATURE_GRADE" value="EXTENDED" />
  <parameter
     name="hdlParameters"
     value="&lt;hdlParameterDescriptorDefinitionList/&gt;" />
  <parameter
     name="liveModuleName"
     value="emif_io96b_hps_emif_io96b_hps_420_dyxenzq_emif_0_lpddr4" />
  <generatedFiles/>
  <childGeneratedFiles/>
  <sourceFiles/>
  <childSourceFiles/>
  <instantiator
     instantiator="emif_io96b_hps_emif_io96b_hps_420_dyxenzq"
     as="emif_0_lpddr4" />
  <messages>
   <message level="Info" culprit="emif_io96b_hps_emif_io96b_hps_420_dyxenzq">"Generating: emif_io96b_hps_emif_io96b_hps_420_dyxenzq_emif_0_lpddr4"</message>
  </messages>
 </entity>
 <entity
   kind="altera_generic_component"
   version="1.0"
   name="emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_bridge">
  <parameter
     name="cpuHashInfo"
     value="&lt;cpuHashInfoDefinition&gt;
    &lt;cpuHashInfoMap/&gt;
&lt;/cpuHashInfoDefinition&gt;" />
  <parameter name="hlsFile" value="" />
  <parameter name="AUTO_DEVICE_FAMILY" value="Agilex 5" />
  <parameter name="defaultBoundary" value="" />
  <parameter name="bspCpu" value="false" />
  <parameter
     name="componentDefinition"
     value="&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;refclk_in&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;refclk_in&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;refclk_out&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;refclk_out&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRateKnown&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;refclk_in_gpio&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;refclk_in_gpio&lt;/name&gt;
                        &lt;role&gt;export&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;refclk_out_gpio&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;refclk_out_gpio&lt;/name&gt;
                        &lt;role&gt;export&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;qsys_interface_bridge&lt;/className&gt;
        &lt;version&gt;1.0&lt;/version&gt;
        &lt;displayName&gt;qsys_interface_bridge&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors/&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;refclk_out&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;refclk_out&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;" />
  <parameter name="cpuInfo" value="" />
  <parameter
     name="logicalView"
     value="ip/emif_io96b_hps_emif_io96b_hps_420_dyxenzq/emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_bridge.ip" />
  <parameter
     name="moduleAssignmentDefinition"
     value="&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;" />
  <parameter
     name="transformParameters"
     value="&lt;transformParameterDescriptorDefinitionList/&gt;" />
  <parameter name="svInterfaceDefinition" value="" />
  <parameter name="AUTO_DEVICE" value="A5EB013BB23BE4SCS" />
  <parameter
     name="hdlParameters"
     value="&lt;hdlParameterDescriptorDefinitionList/&gt;" />
  <parameter
     name="generationInfoDefinition"
     value="&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_bridge&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;QUARTUS_SYNTH&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_bridge&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;SIM_VERILOG&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_bridge&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;SIM_VHDL&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_bridge&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;CDC&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_bridge&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;CDC_VHDL&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_bridge&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;" />
  <parameter
     name="liveModuleName"
     value="emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_bridge" />
  <generatedFiles/>
  <childGeneratedFiles/>
  <sourceFiles/>
  <childSourceFiles/>
  <instantiator
     instantiator="emif_io96b_hps_emif_io96b_hps_420_dyxenzq"
     as="refclk_bridge" />
  <messages>
   <message level="Info" culprit="emif_io96b_hps_emif_io96b_hps_420_dyxenzq">"Generating: emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_bridge"</message>
  </messages>
 </entity>
 <entity
   kind="altera_generic_component"
   version="1.0"
   name="emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_gpio">
  <parameter
     name="cpuHashInfo"
     value="&lt;cpuHashInfoDefinition&gt;
    &lt;cpuHashInfoMap/&gt;
&lt;/cpuHashInfoDefinition&gt;" />
  <parameter name="hlsFile" value="" />
  <parameter name="AUTO_BOARD" value="default" />
  <parameter name="AUTO_DEVICE_FAMILY" value="Agilex 5" />
  <parameter name="defaultBoundary" value="" />
  <parameter name="SYS_INFO_FAMILY" value="Agilex 5" />
  <parameter name="SYS_INFO_TRAIT_IOBANK_REVISION" value="IO96B_REVB1" />
  <parameter name="device_family" value="Agilex 5" />
  <parameter name="bspCpu" value="false" />
  <parameter
     name="componentDefinition"
     value="&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;dout&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;dout&lt;/name&gt;
                        &lt;role&gt;export&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;output&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;pad_in&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;pad_in&lt;/name&gt;
                        &lt;role&gt;export&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;input&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;altera_gpio&lt;/className&gt;
        &lt;version&gt;23.0.0&lt;/version&gt;
        &lt;displayName&gt;GPIO IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;AUTO_BOARD&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;BOARD&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;AUTO_DEVICE_SPEEDGRADE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_SPEEDGRADE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYS_INFO_DEVICE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYS_INFO_FAMILY&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_FAMILY&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;UNKNOWN&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYS_INFO_TRAIT_IOBANK_REVISION&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_IOBANK_REVISION&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;ArriaVI&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;device_family&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_FAMILY&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos/&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;" />
  <parameter name="SYS_INFO_DEVICE" value="A5EB013BB23BE4SCS" />
  <parameter name="cpuInfo" value="" />
  <parameter name="AUTO_DEVICE_SPEEDGRADE" value="4" />
  <parameter
     name="logicalView"
     value="ip/emif_io96b_hps_emif_io96b_hps_420_dyxenzq/emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_gpio.ip" />
  <parameter
     name="moduleAssignmentDefinition"
     value="&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;" />
  <parameter
     name="transformParameters"
     value="&lt;transformParameterDescriptorDefinitionList/&gt;" />
  <parameter name="svInterfaceDefinition" value="" />
  <parameter name="AUTO_DEVICE" value="A5EB013BB23BE4SCS" />
  <parameter
     name="hdlParameters"
     value="&lt;hdlParameterDescriptorDefinitionList/&gt;" />
  <parameter
     name="generationInfoDefinition"
     value="&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_gpio&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;QUARTUS_SYNTH&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_gpio&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;SIM_VERILOG&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_gpio&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;SIM_VHDL&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_gpio&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;CDC&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_gpio&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;CDC_VHDL&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_gpio&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;" />
  <parameter
     name="liveModuleName"
     value="emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_gpio" />
  <generatedFiles/>
  <childGeneratedFiles/>
  <sourceFiles/>
  <childSourceFiles/>
  <instantiator
     instantiator="emif_io96b_hps_emif_io96b_hps_420_dyxenzq"
     as="refclk_gpio" />
  <messages>
   <message level="Info" culprit="emif_io96b_hps_emif_io96b_hps_420_dyxenzq">"Generating: emif_io96b_hps_emif_io96b_hps_420_dyxenzq_refclk_gpio"</message>
  </messages>
 </entity>
</deploy>
