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     type="String"
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     type="String"
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     type="String"
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     type="Integer"
     defaultValue="-1"
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     type="Integer"
     defaultValue="-1"
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  <parameter
     name="AUTO_EMIF_LPDDR4B_S0_AXI4LITE_CPU_INFO_ID"
     type="String"
     defaultValue=""
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     name="AUTO_EMIF_LPDDR4B_REF_CLK_CLOCK_RATE"
     type="Long"
     defaultValue="-1"
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     type="Integer"
     defaultValue="-1"
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  <parameter
     name="AUTO_EMIF_LPDDR4B_REF_CLK_RESET_DOMAIN"
     type="Integer"
     defaultValue="-1"
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     type="Long"
     defaultValue="-1"
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  <interface name="clock_310m_out_clk" kind="clock" start="1">
   <property name="associatedDirectClock" value="" />
   <property name="clockRate" value="310000000" />
   <property name="clockRateKnown" value="true" />
   <property name="externallyDriven" value="false" />
   <property name="ptfSchematicName" value="" />
   <port name="clock_310m_out_clk_clk" direction="output" role="clk" width="1" />
  </interface>
  <interface name="emif_lpddr4b_s0_axi4_ctrl_ready" kind="reset" start="1">
   <property name="associatedClock" value="" />
   <property name="associatedDirectReset" value="" />
   <property name="associatedResetSinks" value="none" />
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       width="1" />
  </interface>
  <interface name="emif_lpddr4b_s0_axi4" kind="axi4" start="0">
   <property name="associatedClock" value="clock_310m_out_clk" />
   <property name="associatedReset" value="emif_lpddr4b_s0_axi4_ctrl_ready" />
   <property name="optionalAssociatedReset" value="false" />
   <property name="trustzoneAware" value="true" />
   <property name="wakeupSignals" value="false" />
   <property name="uniqueIdSupport" value="false" />
   <property name="poison" value="false" />
   <property name="traceSignals" value="false" />
   <property name="isTranslator" value="false" />
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   <property name="maximumOutstandingWrites" value="1" />
   <property name="maximumOutstandingTransactions" value="1" />
   <property name="dataCheck" value="false" />
   <property name="addressCheck" value="false" />
   <property name="securityAttribute" value="false" />
   <property name="userData" value="false" />
   <property name="readAcceptanceCapability" value="64" />
   <property name="writeAcceptanceCapability" value="64" />
   <property name="combinedAcceptanceCapability" value="64" />
   <property name="readDataReorderingDepth" value="1" />
   <property name="bridgesToMaster" value="" />
   <property name="dfhFeatureGuid" value="0" />
   <property name="dfhGroupId" value="0" />
   <property name="dfhParameterId" value="" />
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   <property name="dfhParameterVersion" value="" />
   <property name="dfhParameterData" value="" />
   <property name="dfhParameterDataLength" value="" />
   <property name="dfhFeatureMajorVersion" value="0" />
   <property name="dfhFeatureMinorVersion" value="0" />
   <property name="dfhFeatureId" value="35" />
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  </interface>
  <interface name="emif_lpddr4b_s0_axi4lite_clock" kind="clock" start="0">
   <property name="clockRate" value="0" />
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  </interface>
  <interface name="emif_lpddr4b_s0_axi4lite_reset_n" kind="reset" start="0">
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       direction="input"
       role="reset_n"
       width="1" />
  </interface>
  <interface name="emif_lpddr4b_s0_axi4lite" kind="axi4lite" start="0">
   <property name="associatedClock" value="emif_lpddr4b_s0_axi4lite_clock" />
   <property name="associatedReset" value="emif_lpddr4b_s0_axi4lite_reset_n" />
   <property name="optionalAssociatedReset" value="false" />
   <property name="trustzoneAware" value="true" />
   <property name="wakeupSignals" value="false" />
   <property name="uniqueIdSupport" value="false" />
   <property name="poison" value="false" />
   <property name="traceSignals" value="false" />
   <property name="isTranslator" value="false" />
   <property name="maximumOutstandingReads" value="1" />
   <property name="maximumOutstandingWrites" value="1" />
   <property name="maximumOutstandingTransactions" value="1" />
   <property name="dataCheck" value="false" />
   <property name="addressCheck" value="false" />
   <property name="securityAttribute" value="false" />
   <property name="userData" value="false" />
   <property name="readAcceptanceCapability" value="1" />
   <property name="writeAcceptanceCapability" value="1" />
   <property name="combinedAcceptanceCapability" value="1" />
   <property name="readDataReorderingDepth" value="1" />
   <property name="bridgesToMaster" value="" />
   <property name="dfhFeatureGuid" value="0" />
   <property name="dfhGroupId" value="0" />
   <property name="dfhParameterId" value="" />
   <property name="dfhParameterName" value="" />
   <property name="dfhParameterVersion" value="" />
   <property name="dfhParameterData" value="" />
   <property name="dfhParameterDataLength" value="" />
   <property name="dfhFeatureMajorVersion" value="0" />
   <property name="dfhFeatureMinorVersion" value="0" />
   <property name="dfhFeatureId" value="35" />
   <property name="dfhFeatureType" value="3" />
   <port
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       direction="input"
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       width="27" />
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   <port
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       direction="input"
       role="araddr"
       width="27" />
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       direction="input"
       role="arprot"
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       width="32" />
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       role="wstrb"
       width="4" />
   <port
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       direction="input"
       role="wvalid"
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       width="1" />
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   <port
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       width="2" />
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       role="bvalid"
       width="1" />
   <port
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       direction="input"
       role="rready"
       width="1" />
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       width="32" />
   <port
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       direction="output"
       role="rresp"
       width="2" />
   <port
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       direction="output"
       role="rvalid"
       width="1" />
  </interface>
  <interface name="emif_lpddr4b_mem" kind="conduit" start="0">
   <property name="associatedClock" value="" />
   <property name="associatedReset" value="" />
   <property name="prSafe" value="false" />
   <port
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       direction="output"
       role="mem_cs"
       width="1" />
   <port
       name="emif_lpddr4b_mem_mem_ca"
       direction="output"
       role="mem_ca"
       width="6" />
   <port
       name="emif_lpddr4b_mem_mem_cke"
       direction="output"
       role="mem_cke"
       width="1" />
   <port
       name="emif_lpddr4b_mem_mem_dq"
       direction="bidir"
       role="mem_dq"
       width="32" />
   <port
       name="emif_lpddr4b_mem_mem_dqs_t"
       direction="bidir"
       role="mem_dqs_t"
       width="4" />
   <port
       name="emif_lpddr4b_mem_mem_dqs_c"
       direction="bidir"
       role="mem_dqs_c"
       width="4" />
   <port
       name="emif_lpddr4b_mem_mem_dmi"
       direction="bidir"
       role="mem_dmi"
       width="4" />
  </interface>
  <interface name="emif_lpddr4b_mem_ck" kind="conduit" start="0">
   <property name="associatedClock" value="" />
   <property name="associatedReset" value="" />
   <property name="prSafe" value="false" />
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       name="emif_lpddr4b_mem_ck_mem_ck_t"
       direction="output"
       role="mem_ck_t"
       width="1" />
   <port
       name="emif_lpddr4b_mem_ck_mem_ck_c"
       direction="output"
       role="mem_ck_c"
       width="1" />
  </interface>
  <interface name="emif_lpddr4b_mem_reset_n" kind="conduit" start="0">
   <property name="associatedClock" value="" />
   <property name="associatedReset" value="" />
   <property name="prSafe" value="false" />
   <port
       name="emif_lpddr4b_mem_reset_n_mem_reset_n"
       direction="output"
       role="mem_reset_n"
       width="1" />
  </interface>
  <interface name="emif_lpddr4b_oct" kind="conduit" start="0">
   <property name="associatedClock" value="" />
   <property name="associatedReset" value="" />
   <property name="prSafe" value="false" />
   <port
       name="emif_lpddr4b_oct_oct_rzqin"
       direction="input"
       role="oct_rzqin"
       width="1" />
  </interface>
  <interface name="emif_lpddr4b_ref_clk" kind="clock" start="0">
   <property name="clockRate" value="0" />
   <property name="externallyDriven" value="false" />
   <property name="ptfSchematicName" value="" />
   <port
       name="emif_lpddr4b_ref_clk_clk"
       direction="input"
       role="clk"
       width="1" />
  </interface>
  <interface name="iopll_refclk" kind="clock" start="0">
   <property name="clockRate" value="50000000" />
   <property name="externallyDriven" value="false" />
   <property name="ptfSchematicName" value="" />
   <port name="iopll_refclk_clk" direction="input" role="clk" width="1" />
  </interface>
  <interface name="iopll_locked" kind="conduit" start="0">
   <property name="associatedClock" value="" />
   <property name="associatedReset" value="" />
   <property name="prSafe" value="false" />
   <port name="iopll_locked_export" direction="output" role="export" width="1" />
  </interface>
  <interface name="iopll_reset" kind="reset" start="0">
   <property name="associatedClock" value="" />
   <property name="synchronousEdges" value="NONE" />
   <port name="iopll_reset_reset" direction="input" role="reset" width="1" />
  </interface>
  <interface name="iopll_outclk_axi4_lite" kind="clock" start="1">
   <property name="associatedDirectClock" value="" />
   <property name="clockRate" value="155000000" />
   <property name="clockRateKnown" value="true" />
   <property name="externallyDriven" value="false" />
   <property name="ptfSchematicName" value="" />
   <port
       name="iopll_outclk_axi4_lite_clk"
       direction="output"
       role="clk"
       width="1" />
  </interface>
  <interface name="reset" kind="reset" start="0">
   <property name="associatedClock" value="clock_310m_out_clk" />
   <property name="synchronousEdges" value="DEASSERT" />
   <port name="reset_reset_n" direction="input" role="reset_n" width="1" />
  </interface>
 </perimeter>
 <entity kind="EMIF_Qsys" version="1.0" name="EMIF_Qsys">
  <parameter name="AUTO_EMIF_LPDDR4B_S0_AXI4LITE_CLOCK_CLOCK_DOMAIN" value="-1" />
  <parameter name="AUTO_GENERATION_ID" value="0" />
  <parameter name="AUTO_EMIF_LPDDR4B_S0_AXI4LITE_CPU_INFO_ID" value="" />
  <parameter name="AUTO_DEVICE_FAMILY" value="Agilex 5" />
  <parameter name="AUTO_BOARD" value="default" />
  <parameter name="AUTO_IOPLL_REFCLK_CLOCK_RATE" value="-1" />
  <parameter name="AUTO_UNIQUE_ID" value="" />
  <parameter name="AUTO_EMIF_LPDDR4B_REF_CLK_CLOCK_DOMAIN" value="-1" />
  <parameter name="AUTO_EMIF_LPDDR4B_REF_CLK_RESET_DOMAIN" value="-1" />
  <parameter name="AUTO_IOPLL_REFCLK_RESET_DOMAIN" value="-1" />
  <parameter name="AUTO_DEVICE_SPEEDGRADE" value="4" />
  <parameter name="AUTO_EMIF_LPDDR4B_S0_AXI4_CPU_INFO_ID" value="" />
  <parameter name="AUTO_EMIF_LPDDR4B_S0_AXI4LITE_CLOCK_CLOCK_RATE" value="-1" />
  <parameter name="AUTO_IOPLL_REFCLK_CLOCK_DOMAIN" value="-1" />
  <parameter name="AUTO_DEVICE" value="A5EB013BB23BE4SCS" />
  <parameter name="AUTO_EMIF_LPDDR4B_REF_CLK_CLOCK_RATE" value="-1" />
  <parameter name="AUTO_EMIF_LPDDR4B_S0_AXI4LITE_CLOCK_RESET_DOMAIN" value="-1" />
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  <messages>
   <message level="Info" culprit="EMIF_Qsys">"Generating: EMIF_Qsys"</message>
   <message level="Info" culprit="EMIF_Qsys">"Generating: EMIF_Qsys_clock_bridge_0"</message>
   <message level="Info" culprit="EMIF_Qsys">"Generating: EMIF_Qsys_emif_ddr4a_0"</message>
   <message level="Info" culprit="EMIF_Qsys">"Generating: EMIF_Qsys_iopll_0"</message>
   <message level="Info" culprit="EMIF_Qsys">"Generating: EMIF_Qsys_reset_in"</message>
  </messages>
 </entity>
 <entity
   kind="altera_generic_component"
   version="1.0"
   name="EMIF_Qsys_clock_bridge_0">
  <parameter
     name="cpuHashInfo"
     value="&lt;cpuHashInfoDefinition&gt;
    &lt;cpuHashInfoMap/&gt;
&lt;/cpuHashInfoDefinition&gt;" />
  <parameter name="hlsFile" value="" />
  <parameter name="AUTO_DEVICE_FAMILY" value="Agilex 5" />
  <parameter
     name="defaultBoundary"
     value="&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;in_clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;in_clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;out_clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;out_clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectClock&lt;/key&gt;
                        &lt;value&gt;in_clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;310000000&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRateKnown&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;" />
  <parameter name="bspCpu" value="false" />
  <parameter
     name="componentDefinition"
     value="&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;in_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;in_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;out_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectClock&lt;/key&gt;
                            &lt;value&gt;in_clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;310000000&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRateKnown&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;altera_clock_bridge&lt;/className&gt;
        &lt;version&gt;19.2.0&lt;/version&gt;
        &lt;displayName&gt;Clock Bridge IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;0&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;DERIVED_CLOCK_RATE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.Long&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;in_clk&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;CLOCK_RATE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;in_clk&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;in_clk&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos/&gt;
                    &lt;consumedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;310000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/consumedSystemInfos&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
            &lt;entry&gt;
                &lt;key&gt;out_clk&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;out_clk&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;310000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;" />
  <parameter name="DERIVED_CLOCK_RATE" value="310000000" />
  <parameter name="cpuInfo" value="" />
  <parameter name="logicalView" value="ip/EMIF_Qsys/EMIF_Qsys_clock_bridge_0.ip" />
  <parameter
     name="moduleAssignmentDefinition"
     value="&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;" />
  <parameter
     name="transformParameters"
     value="&lt;transformParameterDescriptorDefinitionList/&gt;" />
  <parameter name="svInterfaceDefinition" value="" />
  <parameter name="AUTO_DEVICE" value="A5EB013BB23BE4SCS" />
  <parameter
     name="hdlParameters"
     value="&lt;hdlParameterDescriptorDefinitionList/&gt;" />
  <parameter
     name="generationInfoDefinition"
     value="&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;EMIF_Qsys_clock_bridge_0&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_clock_bridge_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_clock_bridge_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_clock_bridge_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_clock_bridge_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_clock_bridge_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_clock_bridge_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_clock_bridge_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_clock_bridge_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_clock_bridge_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_clock_bridge_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;" />
  <parameter name="liveModuleName" value="clock_bridge_0" />
  <generatedFiles/>
  <childGeneratedFiles/>
  <sourceFiles/>
  <childSourceFiles/>
  <instantiator instantiator="EMIF_Qsys" as="clock_310m" />
  <messages>
   <message level="Info" culprit="EMIF_Qsys">"Generating: EMIF_Qsys_clock_bridge_0"</message>
  </messages>
 </entity>
 <entity
   kind="altera_generic_component"
   version="1.0"
   name="EMIF_Qsys_emif_ddr4a_0">
  <parameter name="hlsFile" value="" />
  <parameter name="SYSINFO_DEVICE_GROUP" value="B" />
  <parameter
     name="defaultBoundary"
     value="&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;s0_axi4_clock_in&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_clock_in&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;core_init_n&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;core_init_n&lt;/name&gt;
                    &lt;role&gt;reset_n&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;NONE&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s0_axi4_ctrl_ready&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_reset_n&lt;/name&gt;
                    &lt;role&gt;reset_n&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedResetSinks&lt;/key&gt;
                        &lt;value&gt;none&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;NONE&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s0_axi4&lt;/name&gt;
            &lt;type&gt;axi4&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_awaddr&lt;/name&gt;
                    &lt;role&gt;awaddr&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;30&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_awburst&lt;/name&gt;
                    &lt;role&gt;awburst&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;2&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_awid&lt;/name&gt;
                    &lt;role&gt;awid&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;7&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_awlen&lt;/name&gt;
                    &lt;role&gt;awlen&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;8&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_awlock&lt;/name&gt;
                    &lt;role&gt;awlock&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_awqos&lt;/name&gt;
                    &lt;role&gt;awqos&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;4&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_awsize&lt;/name&gt;
                    &lt;role&gt;awsize&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;3&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_awvalid&lt;/name&gt;
                    &lt;role&gt;awvalid&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_awuser&lt;/name&gt;
                    &lt;role&gt;awuser&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;14&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_awprot&lt;/name&gt;
                    &lt;role&gt;awprot&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;3&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_awready&lt;/name&gt;
                    &lt;role&gt;awready&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_araddr&lt;/name&gt;
                    &lt;role&gt;araddr&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;30&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_arburst&lt;/name&gt;
                    &lt;role&gt;arburst&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;2&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_arid&lt;/name&gt;
                    &lt;role&gt;arid&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;7&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_arlen&lt;/name&gt;
                    &lt;role&gt;arlen&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;8&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_arlock&lt;/name&gt;
                    &lt;role&gt;arlock&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_arqos&lt;/name&gt;
                    &lt;role&gt;arqos&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;4&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_arsize&lt;/name&gt;
                    &lt;role&gt;arsize&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;3&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_arvalid&lt;/name&gt;
                    &lt;role&gt;arvalid&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_aruser&lt;/name&gt;
                    &lt;role&gt;aruser&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;14&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_arprot&lt;/name&gt;
                    &lt;role&gt;arprot&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;3&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_arready&lt;/name&gt;
                    &lt;role&gt;arready&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_wdata&lt;/name&gt;
                    &lt;role&gt;wdata&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;256&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_wstrb&lt;/name&gt;
                    &lt;role&gt;wstrb&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_wlast&lt;/name&gt;
                    &lt;role&gt;wlast&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_wvalid&lt;/name&gt;
                    &lt;role&gt;wvalid&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_wready&lt;/name&gt;
                    &lt;role&gt;wready&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_bready&lt;/name&gt;
                    &lt;role&gt;bready&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_bid&lt;/name&gt;
                    &lt;role&gt;bid&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;7&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_bresp&lt;/name&gt;
                    &lt;role&gt;bresp&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;2&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_bvalid&lt;/name&gt;
                    &lt;role&gt;bvalid&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_rready&lt;/name&gt;
                    &lt;role&gt;rready&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_rdata&lt;/name&gt;
                    &lt;role&gt;rdata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;256&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_rid&lt;/name&gt;
                    &lt;role&gt;rid&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;7&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_rlast&lt;/name&gt;
                    &lt;role&gt;rlast&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_rresp&lt;/name&gt;
                    &lt;role&gt;rresp&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;2&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4_rvalid&lt;/name&gt;
                    &lt;role&gt;rvalid&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;mem_capacity_gbits&lt;/key&gt;
                        &lt;value&gt;8.0&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;s0_axi4_clock_in&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;s0_axi4_ctrl_ready&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;trustzoneAware&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;wakeupSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;uniqueIdSupport&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;poison&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;traceSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isTranslator&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumOutstandingReads&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumOutstandingWrites&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumOutstandingTransactions&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dataCheck&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressCheck&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;securityAttribute&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;userData&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readAcceptanceCapability&lt;/key&gt;
                        &lt;value&gt;64&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeAcceptanceCapability&lt;/key&gt;
                        &lt;value&gt;64&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;combinedAcceptanceCapability&lt;/key&gt;
                        &lt;value&gt;64&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readDataReorderingDepth&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgesToMaster&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhFeatureGuid&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhGroupId&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhParameterId&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhParameterName&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhParameterVersion&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhParameterData&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhParameterDataLength&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhFeatureMajorVersion&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhFeatureMinorVersion&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhFeatureId&lt;/key&gt;
                        &lt;value&gt;35&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhFeatureType&lt;/key&gt;
                        &lt;value&gt;3&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s0_axi4lite_clock&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_clock&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s0_axi4lite_reset_n&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_reset_n&lt;/name&gt;
                    &lt;role&gt;reset_n&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;s0_axi4lite_clock&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;s0_axi4lite&lt;/name&gt;
            &lt;type&gt;axi4lite&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_awaddr&lt;/name&gt;
                    &lt;role&gt;awaddr&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;27&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_awprot&lt;/name&gt;
                    &lt;role&gt;awprot&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;3&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_awvalid&lt;/name&gt;
                    &lt;role&gt;awvalid&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_awready&lt;/name&gt;
                    &lt;role&gt;awready&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_araddr&lt;/name&gt;
                    &lt;role&gt;araddr&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;27&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_arprot&lt;/name&gt;
                    &lt;role&gt;arprot&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;3&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_arvalid&lt;/name&gt;
                    &lt;role&gt;arvalid&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_arready&lt;/name&gt;
                    &lt;role&gt;arready&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_wdata&lt;/name&gt;
                    &lt;role&gt;wdata&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_wstrb&lt;/name&gt;
                    &lt;role&gt;wstrb&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;4&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_wvalid&lt;/name&gt;
                    &lt;role&gt;wvalid&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_wready&lt;/name&gt;
                    &lt;role&gt;wready&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_bready&lt;/name&gt;
                    &lt;role&gt;bready&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_bresp&lt;/name&gt;
                    &lt;role&gt;bresp&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;2&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_bvalid&lt;/name&gt;
                    &lt;role&gt;bvalid&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_rready&lt;/name&gt;
                    &lt;role&gt;rready&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_rdata&lt;/name&gt;
                    &lt;role&gt;rdata&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_rresp&lt;/name&gt;
                    &lt;role&gt;rresp&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;2&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;s0_axi4lite_rvalid&lt;/name&gt;
                    &lt;role&gt;rvalid&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;s0_axi4lite_clock&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;value&gt;s0_axi4lite_reset_n&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;trustzoneAware&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;wakeupSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;uniqueIdSupport&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;poison&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;traceSignals&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;isTranslator&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumOutstandingReads&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumOutstandingWrites&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;maximumOutstandingTransactions&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dataCheck&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;addressCheck&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;securityAttribute&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;userData&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readAcceptanceCapability&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;writeAcceptanceCapability&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;combinedAcceptanceCapability&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;readDataReorderingDepth&lt;/key&gt;
                        &lt;value&gt;1&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;bridgesToMaster&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhFeatureGuid&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhGroupId&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhParameterId&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhParameterName&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhParameterVersion&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhParameterData&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhParameterDataLength&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhFeatureMajorVersion&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhFeatureMinorVersion&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhFeatureId&lt;/key&gt;
                        &lt;value&gt;35&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;dfhFeatureType&lt;/key&gt;
                        &lt;value&gt;3&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;mem_0&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_0_cs&lt;/name&gt;
                    &lt;role&gt;mem_cs&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_0_ca&lt;/name&gt;
                    &lt;role&gt;mem_ca&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;6&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_0_cke&lt;/name&gt;
                    &lt;role&gt;mem_cke&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_0_dq&lt;/name&gt;
                    &lt;role&gt;mem_dq&lt;/role&gt;
                    &lt;direction&gt;Bidir&lt;/direction&gt;
                    &lt;width&gt;32&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_0_dqs_t&lt;/name&gt;
                    &lt;role&gt;mem_dqs_t&lt;/role&gt;
                    &lt;direction&gt;Bidir&lt;/direction&gt;
                    &lt;width&gt;4&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_0_dqs_c&lt;/name&gt;
                    &lt;role&gt;mem_dqs_c&lt;/role&gt;
                    &lt;direction&gt;Bidir&lt;/direction&gt;
                    &lt;width&gt;4&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_0_dmi&lt;/name&gt;
                    &lt;role&gt;mem_dmi&lt;/role&gt;
                    &lt;direction&gt;Bidir&lt;/direction&gt;
                    &lt;width&gt;4&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;mem_ck_0&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_0_ck_t&lt;/name&gt;
                    &lt;role&gt;mem_ck_t&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_0_ck_c&lt;/name&gt;
                    &lt;role&gt;mem_ck_c&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;mem_reset_n&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;mem_0_reset_n&lt;/name&gt;
                    &lt;role&gt;mem_reset_n&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;oct_0&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;oct_rzqin_0&lt;/name&gt;
                    &lt;role&gt;oct_rzqin&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;ref_clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;ref_clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;" />
  <parameter
     name="componentDefinition"
     value="&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;s0_axi4_clock_in&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_clock_in&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;core_init_n&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;core_init_n&lt;/name&gt;
                        &lt;role&gt;reset_n&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;NONE&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s0_axi4_ctrl_ready&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_reset_n&lt;/name&gt;
                        &lt;role&gt;reset_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedResetSinks&lt;/key&gt;
                            &lt;value&gt;none&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;NONE&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s0_axi4&lt;/name&gt;
                &lt;type&gt;axi4&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awaddr&lt;/name&gt;
                        &lt;role&gt;awaddr&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;30&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awburst&lt;/name&gt;
                        &lt;role&gt;awburst&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awid&lt;/name&gt;
                        &lt;role&gt;awid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;7&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awlen&lt;/name&gt;
                        &lt;role&gt;awlen&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;8&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awlock&lt;/name&gt;
                        &lt;role&gt;awlock&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awqos&lt;/name&gt;
                        &lt;role&gt;awqos&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awsize&lt;/name&gt;
                        &lt;role&gt;awsize&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awvalid&lt;/name&gt;
                        &lt;role&gt;awvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awuser&lt;/name&gt;
                        &lt;role&gt;awuser&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;14&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awprot&lt;/name&gt;
                        &lt;role&gt;awprot&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_awready&lt;/name&gt;
                        &lt;role&gt;awready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_araddr&lt;/name&gt;
                        &lt;role&gt;araddr&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;30&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arburst&lt;/name&gt;
                        &lt;role&gt;arburst&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arid&lt;/name&gt;
                        &lt;role&gt;arid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;7&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arlen&lt;/name&gt;
                        &lt;role&gt;arlen&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;8&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arlock&lt;/name&gt;
                        &lt;role&gt;arlock&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arqos&lt;/name&gt;
                        &lt;role&gt;arqos&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arsize&lt;/name&gt;
                        &lt;role&gt;arsize&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arvalid&lt;/name&gt;
                        &lt;role&gt;arvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_aruser&lt;/name&gt;
                        &lt;role&gt;aruser&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;14&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arprot&lt;/name&gt;
                        &lt;role&gt;arprot&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_arready&lt;/name&gt;
                        &lt;role&gt;arready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_wdata&lt;/name&gt;
                        &lt;role&gt;wdata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;256&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_wstrb&lt;/name&gt;
                        &lt;role&gt;wstrb&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_wlast&lt;/name&gt;
                        &lt;role&gt;wlast&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_wvalid&lt;/name&gt;
                        &lt;role&gt;wvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_wready&lt;/name&gt;
                        &lt;role&gt;wready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_bready&lt;/name&gt;
                        &lt;role&gt;bready&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_bid&lt;/name&gt;
                        &lt;role&gt;bid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;7&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_bresp&lt;/name&gt;
                        &lt;role&gt;bresp&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_bvalid&lt;/name&gt;
                        &lt;role&gt;bvalid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rready&lt;/name&gt;
                        &lt;role&gt;rready&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rdata&lt;/name&gt;
                        &lt;role&gt;rdata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;256&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rid&lt;/name&gt;
                        &lt;role&gt;rid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;7&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rlast&lt;/name&gt;
                        &lt;role&gt;rlast&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rresp&lt;/name&gt;
                        &lt;role&gt;rresp&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4_rvalid&lt;/name&gt;
                        &lt;role&gt;rvalid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;mem_capacity_gbits&lt;/key&gt;
                            &lt;value&gt;8.0&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;s0_axi4_clock_in&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;s0_axi4_ctrl_ready&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;optionalAssociatedReset&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;trustzoneAware&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;wakeupSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;uniqueIdSupport&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;poison&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;traceSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isTranslator&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumOutstandingReads&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumOutstandingWrites&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumOutstandingTransactions&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dataCheck&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressCheck&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;securityAttribute&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;userData&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readAcceptanceCapability&lt;/key&gt;
                            &lt;value&gt;64&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeAcceptanceCapability&lt;/key&gt;
                            &lt;value&gt;64&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;combinedAcceptanceCapability&lt;/key&gt;
                            &lt;value&gt;64&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readDataReorderingDepth&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgesToMaster&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhFeatureGuid&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhGroupId&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhParameterId&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhParameterName&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhParameterVersion&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhParameterData&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhParameterDataLength&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhFeatureMajorVersion&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhFeatureMinorVersion&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhFeatureId&lt;/key&gt;
                            &lt;value&gt;35&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhFeatureType&lt;/key&gt;
                            &lt;value&gt;3&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;noNarrowTransfer&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s0_axi4lite_clock&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_clock&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s0_axi4lite_reset_n&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_reset_n&lt;/name&gt;
                        &lt;role&gt;reset_n&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;s0_axi4lite_clock&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;s0_axi4lite&lt;/name&gt;
                &lt;type&gt;axi4lite&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_awaddr&lt;/name&gt;
                        &lt;role&gt;awaddr&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;27&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_awprot&lt;/name&gt;
                        &lt;role&gt;awprot&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_awvalid&lt;/name&gt;
                        &lt;role&gt;awvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_awready&lt;/name&gt;
                        &lt;role&gt;awready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_araddr&lt;/name&gt;
                        &lt;role&gt;araddr&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;27&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_arprot&lt;/name&gt;
                        &lt;role&gt;arprot&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;3&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_arvalid&lt;/name&gt;
                        &lt;role&gt;arvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_arready&lt;/name&gt;
                        &lt;role&gt;arready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_wdata&lt;/name&gt;
                        &lt;role&gt;wdata&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_wstrb&lt;/name&gt;
                        &lt;role&gt;wstrb&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_wvalid&lt;/name&gt;
                        &lt;role&gt;wvalid&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_wready&lt;/name&gt;
                        &lt;role&gt;wready&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_bready&lt;/name&gt;
                        &lt;role&gt;bready&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_bresp&lt;/name&gt;
                        &lt;role&gt;bresp&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_bvalid&lt;/name&gt;
                        &lt;role&gt;bvalid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_rready&lt;/name&gt;
                        &lt;role&gt;rready&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_rdata&lt;/name&gt;
                        &lt;role&gt;rdata&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_rresp&lt;/name&gt;
                        &lt;role&gt;rresp&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;2&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;s0_axi4lite_rvalid&lt;/name&gt;
                        &lt;role&gt;rvalid&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;s0_axi4lite_clock&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                            &lt;value&gt;s0_axi4lite_reset_n&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;optionalAssociatedReset&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;trustzoneAware&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;wakeupSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;uniqueIdSupport&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;poison&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;traceSignals&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;isTranslator&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumOutstandingReads&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumOutstandingWrites&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;maximumOutstandingTransactions&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dataCheck&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;addressCheck&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;securityAttribute&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;userData&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readAcceptanceCapability&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;writeAcceptanceCapability&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;combinedAcceptanceCapability&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;readDataReorderingDepth&lt;/key&gt;
                            &lt;value&gt;1&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;bridgesToMaster&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhFeatureGuid&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhGroupId&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhParameterId&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhParameterName&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhParameterVersion&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhParameterData&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhParameterDataLength&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhFeatureMajorVersion&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhFeatureMinorVersion&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhFeatureId&lt;/key&gt;
                            &lt;value&gt;35&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;dfhFeatureType&lt;/key&gt;
                            &lt;value&gt;3&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;mem_0&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_cs&lt;/name&gt;
                        &lt;role&gt;mem_cs&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_ca&lt;/name&gt;
                        &lt;role&gt;mem_ca&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;6&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_cke&lt;/name&gt;
                        &lt;role&gt;mem_cke&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_dq&lt;/name&gt;
                        &lt;role&gt;mem_dq&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;32&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_dqs_t&lt;/name&gt;
                        &lt;role&gt;mem_dqs_t&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_dqs_c&lt;/name&gt;
                        &lt;role&gt;mem_dqs_c&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_dmi&lt;/name&gt;
                        &lt;role&gt;mem_dmi&lt;/role&gt;
                        &lt;direction&gt;Bidir&lt;/direction&gt;
                        &lt;width&gt;4&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;mem_ck_0&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_ck_t&lt;/name&gt;
                        &lt;role&gt;mem_ck_t&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_ck_c&lt;/name&gt;
                        &lt;role&gt;mem_ck_c&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC_VECTOR&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;mem_reset_n&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;mem_0_reset_n&lt;/name&gt;
                        &lt;role&gt;mem_reset_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;oct_0&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;oct_rzqin_0&lt;/name&gt;
                        &lt;role&gt;oct_rzqin&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;ref_clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;ref_clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;emif_io96b_lpddr4&lt;/className&gt;
        &lt;version&gt;4.0.0&lt;/version&gt;
        &lt;displayName&gt;LPDDR4 External Memory Interfaces (EMIF) IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_BOARD&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;BOARD&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_BOARD_TRAIT&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;BOARD_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_BASE_DIE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;BASE_DEVICE&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_DIE_REVISIONS&lt;/parameterName&gt;
                &lt;parameterType&gt;[Ljava.lang.String;&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_DIE_REVISIONS&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_FAMILY&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_FAMILY&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_GROUP&lt;/parameterName&gt;
                &lt;parameterType&gt;[Ljava.lang.String;&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_GROUP&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;DEVICE_INFO&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_IOBANK_REVISION&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_IOBANK_REVISION&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_POWER_MODEL&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_POWER_MODEL&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_SPEEDGRADE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_SPEEDGRADE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_DEVICE_TEMPERATURE_GRADE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_TEMPERATURE_GRADE&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;SYSINFO_SUPPORTS_VID&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;SUPPORTS_VID&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;s0_axi4&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;s0_axi4&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_MAP&lt;/key&gt;
                            &lt;value&gt;&amp;lt;address-map&amp;gt;&amp;lt;slave name=&apos;s0_axi4&apos; start=&apos;0x0&apos; end=&apos;0x40000000&apos; datawidth=&apos;256&apos; /&amp;gt;&amp;lt;/address-map&amp;gt;&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ADDRESS_WIDTH&lt;/key&gt;
                            &lt;value&gt;30&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;MAX_SLAVE_DATA_WIDTH&lt;/key&gt;
                            &lt;value&gt;256&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;" />
  <parameter name="SYSINFO_DEVICE_IOBANK_REVISION" value="IO96B_REVB1" />
  <parameter name="cpuInfo" value="" />
  <parameter name="SYSINFO_DEVICE_FAMILY" value="Agilex 5" />
  <parameter
     name="moduleAssignmentDefinition"
     value="&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;" />
  <parameter name="SYSINFO_BOARD" value="default" />
  <parameter name="svInterfaceDefinition" value="" />
  <parameter name="SYSINFO_DEVICE_BASE_DIE" value="SM4REVB" />
  <parameter
     name="generationInfoDefinition"
     value="&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;EMIF_Qsys_emif_ddr4a_0&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_emif_ddr4a_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_emif_ddr4a_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_emif_ddr4a_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_emif_ddr4a_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_emif_ddr4a_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_emif_ddr4a_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_emif_ddr4a_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_emif_ddr4a_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_emif_ddr4a_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_emif_ddr4a_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;" />
  <parameter
     name="cpuHashInfo"
     value="&lt;cpuHashInfoDefinition&gt;
    &lt;cpuHashInfoMap/&gt;
&lt;/cpuHashInfoDefinition&gt;" />
  <parameter name="SYSINFO_DEVICE_SPEEDGRADE" value="4" />
  <parameter name="SYSINFO_DEVICE_DIE_REVISIONS" value="MAIN_SM4_REVB" />
  <parameter name="AUTO_DEVICE_FAMILY" value="Agilex 5" />
  <parameter name="bspCpu" value="false" />
  <parameter name="logicalView" value="ip/EMIF_Qsys/EMIF_Qsys_emif_ddr4a_0.ip" />
  <parameter
     name="transformParameters"
     value="&lt;transformParameterDescriptorDefinitionList/&gt;" />
  <parameter name="SYSINFO_DEVICE_POWER_MODEL" value="STANDARD_POWER_FIXED" />
  <parameter name="AUTO_DEVICE" value="A5EB013BB23BE4SCS" />
  <parameter name="SYSINFO_BOARD_TRAIT" value="" />
  <parameter name="SYSINFO_SUPPORTS_VID" value="0" />
  <parameter name="SYSINFO_DEVICE" value="A5EB013BB23BE4SCS" />
  <parameter name="SYSINFO_DEVICE_TEMPERATURE_GRADE" value="EXTENDED" />
  <parameter
     name="hdlParameters"
     value="&lt;hdlParameterDescriptorDefinitionList/&gt;" />
  <parameter name="liveModuleName" value="EMIF_Qsys_emif_ddr4a_0" />
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  <instantiator instantiator="EMIF_Qsys" as="emif_lpddr4b" />
  <messages>
   <message level="Info" culprit="EMIF_Qsys">"Generating: EMIF_Qsys_emif_ddr4a_0"</message>
  </messages>
 </entity>
 <entity
   kind="altera_generic_component"
   version="1.0"
   name="EMIF_Qsys_iopll_0">
  <parameter
     name="cpuHashInfo"
     value="&lt;cpuHashInfoDefinition&gt;
    &lt;cpuHashInfoMap/&gt;
&lt;/cpuHashInfoDefinition&gt;" />
  <parameter name="hlsFile" value="" />
  <parameter name="AUTO_DEVICE_FAMILY" value="Agilex 5" />
  <parameter
     name="defaultBoundary"
     value="&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;refclk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;refclk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                        &lt;value&gt;input&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;50000000&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;locked&lt;/name&gt;
            &lt;type&gt;conduit&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;locked&lt;/name&gt;
                    &lt;role&gt;export&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                        &lt;value&gt;output&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedReset&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;prSafe&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;rst&lt;/name&gt;
                    &lt;role&gt;reset&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                        &lt;value&gt;input&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;NONE&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;outclk0&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;outclk_0&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                        &lt;value&gt;output&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;310000000&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRateKnown&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;outclk1&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;outclk_1&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                        &lt;value&gt;output&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/assignmentValueMap&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectClock&lt;/key&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;155000000&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRateKnown&lt;/key&gt;
                        &lt;value&gt;true&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;" />
  <parameter name="bspCpu" value="false" />
  <parameter name="system_info_device_speed_grade" value="4" />
  <parameter
     name="componentDefinition"
     value="&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;refclk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;refclk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;input&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;50000000&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;locked&lt;/name&gt;
                &lt;type&gt;conduit&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;locked&lt;/name&gt;
                        &lt;role&gt;export&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;output&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedReset&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;prSafe&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;rst&lt;/name&gt;
                        &lt;role&gt;reset&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;input&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;NONE&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;outclk0&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;outclk_0&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;output&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;310000000&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRateKnown&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;outclk1&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;outclk_1&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ui.blockdiagram.direction&lt;/key&gt;
                            &lt;value&gt;output&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/assignmentValueMap&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectClock&lt;/key&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;155000000&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRateKnown&lt;/key&gt;
                            &lt;value&gt;true&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;altera_iopll&lt;/className&gt;
        &lt;version&gt;20.0.0&lt;/version&gt;
        &lt;displayName&gt;IOPLL FPGA IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;system_info_device_component&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;system_info_device_family&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfotype&gt;DEVICE_FAMILY&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;system_info_device_speed_grade&lt;/parameterName&gt;
                &lt;parameterType&gt;[Ljava.lang.String;&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;REAL_SPEED_GRADE&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;DEVICE_INFO&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;system_part_trait_iobank_rev&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_IOBANK_REVISION&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;system_part_trait_speed_grade&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.String&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;DEVICE_SPEEDGRADE&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;PART_TRAIT&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;outclk0&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;outclk0&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;310000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
            &lt;entry&gt;
                &lt;key&gt;outclk1&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;outclk1&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;155000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/suppliedSystemInfos&gt;
                    &lt;consumedSystemInfos/&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;" />
  <parameter name="cpuInfo" value="" />
  <parameter name="logicalView" value="ip/EMIF_Qsys/EMIF_Qsys_iopll_0.ip" />
  <parameter
     name="moduleAssignmentDefinition"
     value="&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.compatible&lt;/key&gt;
            &lt;value&gt;altr,pll&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.group&lt;/key&gt;
            &lt;value&gt;clock&lt;/value&gt;
        &lt;/entry&gt;
        &lt;entry&gt;
            &lt;key&gt;embeddedsw.dts.vendor&lt;/key&gt;
            &lt;value&gt;altr&lt;/value&gt;
        &lt;/entry&gt;
    &lt;/assignmentValueMap&gt;
&lt;/assignmentDefinition&gt;" />
  <parameter
     name="transformParameters"
     value="&lt;transformParameterDescriptorDefinitionList/&gt;" />
  <parameter name="svInterfaceDefinition" value="" />
  <parameter name="system_part_trait_speed_grade" value="4" />
  <parameter name="AUTO_DEVICE" value="A5EB013BB23BE4SCS" />
  <parameter name="system_info_device_component" value="A5EB013BB23BE4SCS" />
  <parameter name="system_part_trait_iobank_rev" value="IO96B_REVB1" />
  <parameter name="system_info_device_family" value="Agilex 5" />
  <parameter
     name="hdlParameters"
     value="&lt;hdlParameterDescriptorDefinitionList/&gt;" />
  <parameter
     name="generationInfoDefinition"
     value="&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;EMIF_Qsys_iopll_0&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_iopll_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_iopll_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_iopll_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_iopll_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_iopll_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_iopll_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_iopll_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_iopll_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_iopll_0&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_iopll_0&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;" />
  <parameter name="liveModuleName" value="iopll_0" />
  <generatedFiles/>
  <childGeneratedFiles/>
  <sourceFiles/>
  <childSourceFiles/>
  <instantiator instantiator="EMIF_Qsys" as="iopll" />
  <messages>
   <message level="Info" culprit="EMIF_Qsys">"Generating: EMIF_Qsys_iopll_0"</message>
  </messages>
 </entity>
 <entity
   kind="altera_generic_component"
   version="1.0"
   name="EMIF_Qsys_reset_in">
  <parameter
     name="cpuHashInfo"
     value="&lt;cpuHashInfoDefinition&gt;
    &lt;cpuHashInfoMap/&gt;
&lt;/cpuHashInfoDefinition&gt;" />
  <parameter name="AUTO_CLK_CLOCK_RATE" value="310000000" />
  <parameter name="hlsFile" value="" />
  <parameter name="AUTO_DEVICE_FAMILY" value="Agilex 5" />
  <parameter
     name="defaultBoundary"
     value="&lt;boundaryDefinition&gt;
    &lt;interfaces&gt;
        &lt;interface&gt;
            &lt;name&gt;clk&lt;/name&gt;
            &lt;type&gt;clock&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;clk&lt;/name&gt;
                    &lt;role&gt;clk&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;clockRate&lt;/key&gt;
                        &lt;value&gt;0&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;externallyDriven&lt;/key&gt;
                        &lt;value&gt;false&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;ptfSchematicName&lt;/key&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;in_reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;false&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;in_reset_n&lt;/name&gt;
                    &lt;role&gt;reset_n&lt;/role&gt;
                    &lt;direction&gt;Input&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
        &lt;interface&gt;
            &lt;name&gt;out_reset&lt;/name&gt;
            &lt;type&gt;reset&lt;/type&gt;
            &lt;isStart&gt;true&lt;/isStart&gt;
            &lt;ports&gt;
                &lt;port&gt;
                    &lt;name&gt;out_reset_n&lt;/name&gt;
                    &lt;role&gt;reset_n&lt;/role&gt;
                    &lt;direction&gt;Output&lt;/direction&gt;
                    &lt;width&gt;1&lt;/width&gt;
                    &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                    &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                    &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                &lt;/port&gt;
            &lt;/ports&gt;
            &lt;assignments&gt;
                &lt;assignmentValueMap/&gt;
            &lt;/assignments&gt;
            &lt;parameters&gt;
                &lt;parameterValueMap&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedClock&lt;/key&gt;
                        &lt;value&gt;clk&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedDirectReset&lt;/key&gt;
                        &lt;value&gt;in_reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;associatedResetSinks&lt;/key&gt;
                        &lt;value&gt;in_reset&lt;/value&gt;
                    &lt;/entry&gt;
                    &lt;entry&gt;
                        &lt;key&gt;synchronousEdges&lt;/key&gt;
                        &lt;value&gt;DEASSERT&lt;/value&gt;
                    &lt;/entry&gt;
                &lt;/parameterValueMap&gt;
            &lt;/parameters&gt;
        &lt;/interface&gt;
    &lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;" />
  <parameter name="bspCpu" value="false" />
  <parameter
     name="componentDefinition"
     value="&lt;componentDefinition&gt;
    &lt;boundary&gt;
        &lt;interfaces&gt;
            &lt;interface&gt;
                &lt;name&gt;clk&lt;/name&gt;
                &lt;type&gt;clock&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;clk&lt;/name&gt;
                        &lt;role&gt;clk&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;clockRate&lt;/key&gt;
                            &lt;value&gt;0&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;externallyDriven&lt;/key&gt;
                            &lt;value&gt;false&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;ptfSchematicName&lt;/key&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;in_reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;false&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;in_reset_n&lt;/name&gt;
                        &lt;role&gt;reset_n&lt;/role&gt;
                        &lt;direction&gt;Input&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
            &lt;interface&gt;
                &lt;name&gt;out_reset&lt;/name&gt;
                &lt;type&gt;reset&lt;/type&gt;
                &lt;isStart&gt;true&lt;/isStart&gt;
                &lt;ports&gt;
                    &lt;port&gt;
                        &lt;name&gt;out_reset_n&lt;/name&gt;
                        &lt;role&gt;reset_n&lt;/role&gt;
                        &lt;direction&gt;Output&lt;/direction&gt;
                        &lt;width&gt;1&lt;/width&gt;
                        &lt;lowerBound&gt;0&lt;/lowerBound&gt;
                        &lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
                        &lt;terminationValue&gt;0&lt;/terminationValue&gt;
                    &lt;/port&gt;
                &lt;/ports&gt;
                &lt;assignments&gt;
                    &lt;assignmentValueMap/&gt;
                &lt;/assignments&gt;
                &lt;parameters&gt;
                    &lt;parameterValueMap&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedClock&lt;/key&gt;
                            &lt;value&gt;clk&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedDirectReset&lt;/key&gt;
                            &lt;value&gt;in_reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;associatedResetSinks&lt;/key&gt;
                            &lt;value&gt;in_reset&lt;/value&gt;
                        &lt;/entry&gt;
                        &lt;entry&gt;
                            &lt;key&gt;synchronousEdges&lt;/key&gt;
                            &lt;value&gt;DEASSERT&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/parameterValueMap&gt;
                &lt;/parameters&gt;
            &lt;/interface&gt;
        &lt;/interfaces&gt;
    &lt;/boundary&gt;
    &lt;originalModuleInfo&gt;
        &lt;className&gt;altera_reset_bridge&lt;/className&gt;
        &lt;version&gt;19.2.0&lt;/version&gt;
        &lt;displayName&gt;Reset Bridge IP&lt;/displayName&gt;
    &lt;/originalModuleInfo&gt;
    &lt;systemInfoParameterDescriptors&gt;
        &lt;descriptors&gt;
            &lt;descriptor&gt;
                &lt;parameterDefaultValue&gt;-1&lt;/parameterDefaultValue&gt;
                &lt;parameterName&gt;AUTO_CLK_CLOCK_RATE&lt;/parameterName&gt;
                &lt;parameterType&gt;java.lang.Long&lt;/parameterType&gt;
                &lt;systemInfoArgs&gt;clk&lt;/systemInfoArgs&gt;
                &lt;systemInfotype&gt;CLOCK_RATE&lt;/systemInfotype&gt;
            &lt;/descriptor&gt;
        &lt;/descriptors&gt;
    &lt;/systemInfoParameterDescriptors&gt;
    &lt;systemInfos&gt;
        &lt;connPtSystemInfos&gt;
            &lt;entry&gt;
                &lt;key&gt;clk&lt;/key&gt;
                &lt;value&gt;
                    &lt;connectionPointName&gt;clk&lt;/connectionPointName&gt;
                    &lt;suppliedSystemInfos/&gt;
                    &lt;consumedSystemInfos&gt;
                        &lt;entry&gt;
                            &lt;key&gt;CLOCK_RATE&lt;/key&gt;
                            &lt;value&gt;310000000&lt;/value&gt;
                        &lt;/entry&gt;
                    &lt;/consumedSystemInfos&gt;
                &lt;/value&gt;
            &lt;/entry&gt;
        &lt;/connPtSystemInfos&gt;
    &lt;/systemInfos&gt;
&lt;/componentDefinition&gt;" />
  <parameter name="cpuInfo" value="" />
  <parameter name="logicalView" value="ip/EMIF_Qsys/EMIF_Qsys_reset_in.ip" />
  <parameter
     name="moduleAssignmentDefinition"
     value="&lt;assignmentDefinition&gt;
    &lt;assignmentValueMap/&gt;
&lt;/assignmentDefinition&gt;" />
  <parameter
     name="transformParameters"
     value="&lt;transformParameterDescriptorDefinitionList/&gt;" />
  <parameter name="svInterfaceDefinition" value="" />
  <parameter name="AUTO_DEVICE" value="A5EB013BB23BE4SCS" />
  <parameter
     name="hdlParameters"
     value="&lt;hdlParameterDescriptorDefinitionList/&gt;" />
  <parameter
     name="generationInfoDefinition"
     value="&lt;generationInfoDefinition&gt;
    &lt;hdlLibraryName&gt;EMIF_Qsys_reset_in&lt;/hdlLibraryName&gt;
    &lt;fileSets&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_reset_in&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_reset_in&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;QUARTUS_SYNTH&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_reset_in&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_reset_in&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VERILOG&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_reset_in&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_reset_in&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;SIM_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_reset_in&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_reset_in&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
        &lt;fileSet&gt;
            &lt;fileSetName&gt;EMIF_Qsys_reset_in&lt;/fileSetName&gt;
            &lt;fileSetFixedName&gt;EMIF_Qsys_reset_in&lt;/fileSetFixedName&gt;
            &lt;fileSetKind&gt;CDC_VHDL&lt;/fileSetKind&gt;
            &lt;fileSetFiles/&gt;
            &lt;fileSetFileChangeDefs/&gt;
        &lt;/fileSet&gt;
    &lt;/fileSets&gt;
&lt;/generationInfoDefinition&gt;" />
  <parameter name="liveModuleName" value="reset_in" />
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  <instantiator instantiator="EMIF_Qsys" as="reset_in" />
  <messages>
   <message level="Info" culprit="EMIF_Qsys">"Generating: EMIF_Qsys_reset_in"</message>
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